降低功放记忆效应的电路、功放输出电路及功放制造技术

本发明专利技术实施例提供一种降低功放记忆效应的电路、功放输出电路及功放，能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。该降低功放记忆效应的电路包括第一微带线、第二微带线、第一电容以及第二电容；其中，第一微带线的一端与第二微带线的一端连接，第一电容的一端与第一微带线的一端连接，第一电容的另一端接地，第二电容的一端与第二微带线的另一端连接，第二电容的另一端接地，第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态。

Circuit for reducing memory effect of power amplifier, power amplifier output circuit and power amplifier

The embodiment of the invention provides a circuit for reducing the memory effect of the power amplifier, an output circuit of the power amplifier and a power amplifier, which can control the harmonic impedance of the power amplifier in the optimum range while reducing the memory effect of the power amplifier. The circuit includes a first memory effect of power amplifier, microstrip line, microstrip line second first capacitor and second capacitor; wherein, one end of the first and second microstrip microstrip line connection end terminal of the first capacitor and the first microstrip line connection, the other end is connected with the first capacitor, one end of the second and the second microstrip capacitor the other end of the line is connected, the other end is connected to the second capacitor, a first capacitor impedance envelope of power amplifier and power amplifier impedance is opened, the second capacitor impedance of the amplifier envelope was short-circuit.

【技术实现步骤摘要】
降低功放记忆效应的电路、功放输出电路及功放
本专利技术涉及通信
，尤其涉及一种降低功放记忆效应的电路、功放输出电路及功放。
技术介绍
在无线通信设备中，作为核心部件的射频功率放大器(以下简称功放)尤为重要。在功放的实际应用中，功放的记忆效应是影响功放性能的一个重要因素，而功放的记忆效应又是与功放的视频带宽(英文：videobandwidth，缩写：VBW)息息相关的，例如当需要功放输出的射频信号的瞬时带宽比较宽时，通常需要通过提升VBW来降低功放的记忆效应。从频域角度，功放的记忆效应被定义为功放的幅度和相位特性随着输入信号包络频率的变化而变化的现象。功放的记忆效应通常分为两类，一类是电记忆效应，与功放的器件和电路设计有关；另一类是热记忆效应，因电热耦合引起，与功放的器件有关。由于功放的热记忆效应在功放的器件出厂前已经经过器件厂商的优化，因此在实际设计功放电路时所优化的记忆效应通常是指功放的电记忆效应，例如可以通过改进功放的电路设计减小功放的电记忆效应。目前，一种降低功放记忆效应的电路结构如图1所示，在图1中，通过在功放输出电路中，为功放匹配子电路设置馈电电路，可以降低功放输出电路的包络阻抗，即降低功放的包络阻抗，从而可以提升功放的VBW，降低功放的记忆效应。其中，功放的包络阻抗的变化或其大小在可接受范围内时，对应的功放的带宽称为VBW。在图1中，为了保证在降低功放记忆效应的同时，对功放的基波阻抗基本没有影响(即馈电电路的基波阻抗等效为开路)，通常会将微带线1的长度设置为0.25*λg0，其中，λg0为功放的中心频率的波导波长；根据电路理论，由于微带线的长度为0.25*λg0会导致基波阻抗具有变换性，因此需要将A点设置为短路状态(也可以理解为电容C对基波阻抗呈短路状态)，这样B点会变换为开路状态，从而基本不会影响基波阻抗。然而，上述如图1所示的电路结构，虽然可以降低功放的记忆效应，同时保证功放的基波阻抗基本不受影响，但是对于谐波阻抗，例如二次谐波阻抗，微带线1的长度为0.5*λg1，其中，λg1＝0.5*λg0；根据电路理论，由于微带线的长度为0.5*λg1会导致谐波阻抗具有周期性，因此当A点为短路状态时，B点仍然为短路状态。所以该电路无法对功放的谐波阻抗进行控制，从而无法使得功放的谐波阻抗处于最优范围。
技术实现思路
本专利技术的实施例提供一种降低功放记忆效应的电路、功放输出电路及功放，能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，本专利技术实施例提供一种降低功放记忆效应的电路，该电路应用于功放，该电路包括第一微带线、第二微带线、第一电容以及第二电容；其中，第一微带线的一端与第二微带线的一端连接，第一电容的一端与第一微带线的一端连接，第一电容的另一端接地，第二电容的一端与第二微带线的另一端连接，第二电容的另一端接地，第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态。本专利技术实施例中，通过在功放中增加降低功放记忆效应的电路，可以在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。具体的，一方面，由于降低功放记忆效应的电路中的第一电容对功放的基波阻抗和功放的包络阻抗均呈开路状态，因此可以通过调整第一微带线和第一电容控制功放的谐波阻抗，从而使得功放的谐波阻抗处于最优范围；另一方面，由于降低功放记忆效应的电路中的第二电容对功放的包络阻抗呈短路状态，因此可以通过调整第一微带线、第二微带线和第二电容控制功放的包络阻抗降低，从而提升功放的VBW，降低功放的记忆效应。因此，本专利技术实施例提供的降低功放记忆效应的电路能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。进一步地，第二电容还可以对功放的基波阻抗呈近似短路状态，即保证功放的基波阻抗不会受到太大影响。具体的，第二电容对功放的基波阻抗呈近似短路状态可以理解为：第二电容使得功放的基波阻抗的虚部接近于0，而功放的基波阻抗的实部不接近于0。本专利技术实施例中，功放的基波阻抗为功放在基波信号的频段内的阻抗；功放的包络阻抗为功放在包络信号的频段内的阻抗；功放的谐波阻抗为功放在谐波信号的频段内的阻抗。本专利技术实施例中，开路状态是指电容等效阻抗的模值约等于无穷大；短路状态是指电容等效阻抗的模值约等于零。例如，当电容等效阻抗的模值小于等于50欧姆时，可以认为电容呈短路状态；当电容等效阻抗的模值大于50欧姆时，可以认为电容呈开路状态。可选的，上述第一电容的取值范围可以为1.76/F1皮法～6.6/F1皮法，其中，F1为功放的中心频率的n倍，F1的单位为吉赫兹(GHz)，n为大于等于2的整数。例如，当n＝2时，F1为功放的中心频率的2倍，表示二次谐波信号的频率，即本专利技术中需控制的谐波阻抗为二次谐波阻抗；当n＝3时，F1为功放的中心频率的3倍，表示三次谐波信号的频率，即本专利技术中需控制的谐波阻抗为三次谐波阻抗。优选的，第一电容的取值范围为2.2/F1皮法～5.28/F1皮法。更优的，第一电容的取值为3.52/F1皮法。例如，当功放的可用工作频段为1.8GHz～2.7GHz时，按照上述方法确定的第一电容的优选取值范围可以为0.5pF～1.2pF。更优的，第一电容的取值可以为0.8pF。可选的，第二微带线的长度为100/f0～400/f0密耳，f0为功放的中心频率，f0的单位为GHz。优选的，第二微带线的长度为125/f0～320/f0密耳。更优的，第二微带线的长度为200/f0密耳。例如，当功放的可用工作频段为1.8GHz～2.7GHz时，第二微带线的长度约为91.7mil。本专利技术实施例中，第一电容和第二微带线按照上述范围取值，可以控制功放的谐波阻抗处于最优范围内，该谐波阻抗可以为二次谐波阻抗或者三次谐波阻抗等。可选的，上述第二电容的取值可以为4.7μF。示例性的，当第二电容的取值为4.7μF时，可以使得可用工作频段为1.8GHz～2.7GHz的功放的包络阻抗非常小，例如可以接近于0欧姆，从而可以提升功放的VBW，降低功放的记忆效应。可选的，在实际设计中，在第一电容和第二电容的取值的基础上，还可以适应性地调整第一微带线的长度和宽度以及第二微带线的长度和宽度，从而更加准确地控制降低功放记忆效应的电路能够在降低功放记忆效应的同时，使得功放的谐波阻抗处于最优范围。可选的，本专利技术实施例中降低功放记忆效应的电路还包括第三微带线，第三微带线的一端与第二微带线的另一端连接，第三微带线的另一端与偏置电源连接。通过在降低功放记忆效应的电路中设置第三微带线，并将第三微带线与功放的偏置电源连接，可以对功放的漏极供电，同时可以降低该电路的包络阻抗，从而降低功放的包络阻抗。进一步地，通过在降低功放记忆效应的电路中设置第三微带线，可以方便技术人员对功放的调试，例如可以通过对第三微带线的长度和宽度进行微调，使得功放的输出性能更好地满足设计要求。可选的，本专利技术实施例中降低功放记忆效应的电路还包括第四微带线，第一电容的一端与第一微带线的一端通过第四微带线连接。可选的，本专利技术实施例中降低功放记忆效应的电路还包括第五微带线，第二电容的一端与第二微带线的另一端通过第五微带线连接。通过在第一电本文档来自技高网...

【技术保护点】
一种降低功放记忆效应的电路，应用于功放，其特征在于，所述电路包括：第一微带线、第二微带线、第一电容以及第二电容；所述第一微带线的一端与所述第二微带线的一端连接，所述第一电容的一端与所述第一微带线的一端连接，所述第一电容的另一端接地，所述第二电容的一端与所述第二微带线的另一端连接，所述第二电容的另一端接地，所述第一电容对所述功放的基波阻抗和所述功放的包络阻抗呈开路状态，所述第二电容对所述包络阻抗呈短路状态。

【技术特征摘要】
1.一种降低功放记忆效应的电路，应用于功放，其特征在于，所述电路包括：第一微带线、第二微带线、第一电容以及第二电容；所述第一微带线的一端与所述第二微带线的一端连接，所述第一电容的一端与所述第一微带线的一端连接，所述第一电容的另一端接地，所述第二电容的一端与所述第二微带线的另一端连接，所述第二电容的另一端接地，所述第一电容对所述功放的基波阻抗和所述功放的包络阻抗呈开路状态，所述第二电容对所述包络阻抗呈短路状态。2.根据权利要求1所述的电路，其特征在于，所述电路还包括第三微带线，所述第三微带线的一端与所述第二微带线的另一端连接，所述第三微带线的另一端与所述功放的偏置电源连接。3.根据权利要求1或2所述的电路，其特征在于，所述电路还包括第四微带线，所述第一电容的一端与所述第一微带线的一端通过所述第四微带线连接。4.根据权利要求1至3任意一项所述的电路，其特征在于，所述电路还包括第五微带线，所述第二电容的一端与所述第二微带线的另一端通过所述第五微带线连接。5.根据权利要求1至4任意一项所述的电路，其特征在于，所述电路还包括至少一个第三电容，其中，每个第三电容的一端均与所述第二电容的一端连接，所述每个第三电容的另一端均接地，所述至少一个第三电容对所述基波阻抗呈短路状态。6.根据权利要求1至5任意一项所述的电路，其特征在于，所述第一电容的取值范围为1.76/F1皮法～6.6/F1皮法，其中，F1为所述功放的中心频率的n倍，F1的单位为吉赫兹，n为大于等于2的整数。7.根据权利要求6所述的电路，其特征在于，所述...

【专利技术属性】
技术研发人员：王强，王彦辉，张希坤，韦前华，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44