鳍式场效应晶体管及其制造方法技术

提供了一种FinFET，包括衬底、设置在衬底上的多个绝缘体、栅极堆叠件和应变材料。衬底包括多个半导体鳍。半导体鳍包括至少一个有源鳍和设置在有源鳍的两个相对侧处的多个伪鳍。绝缘体设置在衬底上并且半导体鳍被绝缘体绝缘。栅极堆叠件设置在半导体鳍的部分上方以及绝缘体的部分上方。应变材料覆盖有源鳍的被栅极堆叠件显露的部分。另外，提供了一种用于制造FinFET的方法。本发明专利技术实施例涉及鳍式场效应晶体管及其制造方法。

Fin type field effect transistor and method of manufacturing the same

A FinFET is provided that includes a substrate, a plurality of insulators disposed on the substrate, a gate stack, and a strain material. The substrate includes a plurality of semiconductor fins. The semiconductor fin includes at least one active fin and a plurality of pseudo fins disposed at the two opposing sides of the active fin. The insulator is disposed on the substrate and the semiconductor fin is insulated by an insulator. The gate stack is disposed over a portion of the semiconductor fin and above a portion of the insulator. The strain material covers the exposed portion of the gate stack of the active fin. In addition, a method for manufacturing FinFET is provided. The embodiment of the invention relates to a fin type field effect transistor and a manufacturing method thereof.

【技术实现步骤摘要】
鳍式场效应晶体管及其制造方法
本专利技术实施例涉及鳍式场效应晶体管及其制造方法。
技术介绍
随着半导体器件的尺寸持续减小，已经发展了诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以替代平面互补金属氧化物半导体(CMOS)。FinFET的结构部件是从衬底的表面向上延伸的基于硅的鳍，并且围绕由鳍形成的导电沟道的栅极在沟道上方提供更好的电连接。在FinFET的制造期间，鳍轮廓对于工艺窗口非常关键。目前的FinFET工艺可能经历负载效应和鳍弯曲问题。
技术实现思路
根据本专利技术的一个实施例，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；多个绝缘体，设置在所述衬底上，所述半导体鳍被所述绝缘体绝缘；栅极堆叠件，设置在所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料，覆盖所述有源鳍的被所述栅极堆叠件显露的部分。根据本专利技术的另一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底；图案化所述衬底以在所述衬底中形成沟槽以及在所述沟槽之间形成半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在所述有源鳍的被所述栅极堆叠件显露的部分上方形成应变材料。根据本专利技术的另一实施例，还提供了根据权利要求11所述的方法，还包括：在所述衬底上形成所述绝缘体之前，去除所述伪鳍的顶部部分以减小所述伪鳍的高度。根据本专利技术的又一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：在衬底上形成多个半导体鳍，所述半导体鳍包括一组有源鳍、设置在所述一组有源鳍的一侧处的至少一个第一伪鳍和设置在所述一组有源鳍的另一侧处的至少一个第二伪鳍；在所述衬底上和在所述半导体鳍之间形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；部分地去除所述一组有源鳍的被所述栅极堆叠件显露的部分以形成多个凹进的部分；以及在所述一组有源鳍的所述凹进的部分上方形成应变材料。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。图1是根据一些实施例的示出用于制造FinFET的方法的流程图。图2A至图2H是根据一些实施例的用于制造FinFET的方法的透视图。图3A至图3H是根据一些实施例的用于制造FinFET的方法的截面图。图4至图7是根据一些实施例的示出半导体鳍的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，本文可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。本专利技术的实施例描述了FinFET的示例性制造工艺以及由该制造工艺制成的FinFET。在本专利技术的某些实施例中，FinFET可以形成在块状硅衬底上。仍然，作为可选方式，FinFET可以形成在绝缘体上硅(SOI)或绝缘体上锗(GOI)衬底上。另外，根据实施例，硅衬底可以包括其他导电层或其他导电元件，诸如晶体管、二极管等。实施例不限制于该上下文。参考图1，图1示出的是根据本专利技术的一些实施例的用于制造FinFET的方法的流程图。该方法至少包括步骤S10、步骤S12、步骤S14和步骤S16。首先，在步骤S10中，提供衬底以及衬底上在形成多个半导体鳍，其中半导体鳍包括至少一个有源鳍和在至少一个有源鳍的两个相对侧设置的多个伪鳍。然后，在步骤S12，绝缘体形成在衬底上并且位于半导体鳍之间。绝缘体例如是用于绝缘半导体鳍的浅沟槽隔离(STI)结构。之后，在步骤S14中，栅极堆叠件形成在半导体鳍的部分上方以及绝缘体的部分上；在步骤S16中，应变材料形成在有源鳍的部分上。如图1中示出的，在栅极堆叠件的形成之后形成应变材料。然而，栅极堆叠件(步骤S14)和应变材料(步骤S16)的形成顺序不限制于本专利技术。图2A是FinFET在制造方法的各个阶段的一个的透视图。图3A是沿着图2A的线I-I’截取的FinFET的截面图。在图1的步骤S10和如在图2A和图3A中示出，提供衬底200。在一个实施例中，衬底200包括多晶硅衬底(例如，晶圆)。衬底200取决于设计需求可以包括各个掺杂区(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂有诸如硼或BF2的p型掺杂剂，诸如磷或砷的n型掺杂剂和/或它们的组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。在一些可选的实施例中，衬底200也可以由其他合适的元素半导体材料，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟制成。在一个实施例中，在衬底200上顺序地形成垫层202a和掩模层202b。垫层202a可以是通过热氧化工艺由氧化硅薄膜形成的。垫层202a可以作为在衬底200和掩模层202b之间的粘合层。垫层202a可以作为用于蚀刻掩模202b的蚀刻停止层。在至少一个实施例中，掩模层202b是例如通过低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)由氮化硅形成。掩模层202b可以在随后的光刻工艺期间用作硬掩模。具有预定图案的图案化的光刻胶层204形成在掩模层202b上。图2B是FinFET在制造方法的各个阶段的一个的透视图。图3B是沿着图2B的线I-I’截取的FinFET的截面图。在图1的步骤S10中以及如在图2A至图2B和图3A至图3B中示出，随后蚀刻未被图案化的光刻胶层204覆盖的掩模层202b和垫层202a以形成图案化的掩模层202b’和图案化的垫层202a’以便暴露下面的衬底200。通过使用图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204作为掩模，暴露和蚀刻衬底200的部分以形成沟槽206和半导体鳍208。半导体鳍208由图案化的掩模层202b’、图案化的掩模层202a’和图案化的光刻胶层204覆盖。两个邻近的沟槽206间隔间距S，在沟槽206之间的间距S可以小于约30nm。换句话说，两个邻近的沟槽通过相应本文档来自技高网...

【技术保护点】
一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；多个绝缘体，设置在所述衬底上，所述半导体鳍被所述绝缘体绝缘；栅极堆叠件，设置在所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料，覆盖所述有源鳍的被所述栅极堆叠件显露的部分。

【技术特征摘要】
2015.11.16 US 14/941,6791.一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；多个绝缘体，设置在所述衬底上，所述半导体鳍被所述绝缘体绝缘；栅极堆叠件，设置在所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料，覆盖所述有源鳍的被所述栅极堆叠件显露的部分。2.根据权利要求1所述的鳍式场效应晶体管，其中，所述有源鳍的高度与所述伪鳍的高度相同。3.根据权利要求1所述的鳍式场效应晶体管，其中，所述有源鳍的高度大于所述伪鳍的高度。4.根据权利要求3所述的鳍式场效应晶体管，其中，所述伪鳍掩埋在所述绝缘体的部分中。5.根据权利要求1所述的鳍式场效应晶体管，其中，所述伪鳍是电接地的或电悬浮的。6.根据权利要求1所述的鳍式场效应晶体管，其中，所述伪鳍包括分别设置在所述有源鳍的两个相对侧处的至少一个第一伪鳍和至少一个第二伪鳍。7.根据权利要求1所述的鳍式场效应晶体管，其中，所述半导体鳍被沟槽间隔...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71