包括在缓冲层堆叠上的III-V型有源半导体层的半导体结构和用于生产半导体结构的方法技术

本发明专利技术涉及一种半导体结构，该半导体结构包括：‑包括多个III‑V材料层的缓冲层堆叠体，该缓冲层堆叠体包括至少一个分层子结构，各分层子结构包括压缩应力诱导结构，该压缩应力诱导结构位于相应第一缓冲层与在缓冲层堆叠体中定位成比相应第一缓冲层更高的相应第二缓冲层之间，相应第二缓冲层的下表面具有比相应第一缓冲层的上表面更低的Al含量；‑III‑V型有源半导体层，该III‑V型有源半导体层设置在该缓冲层堆叠体上；其中，所述相应弛豫层的表面足够粗糙，以抑制相应第二缓冲层的弛豫，具有大于1nm的均方根(RMS)粗糙度；以及用于生产该半导体结构的方法。

【技术实现步骤摘要】
【国外来华专利技术】包括在缓冲层堆叠上的III-V型有源半导体层的半导体结构和用于生产半导体结构的方法
本专利技术涉及一种半导体结构，包括具有多个III-V材料层的缓冲层堆叠体和设置在该缓冲层堆叠体上的III-V型有源半导体层例如GaN层，该缓冲层堆叠体设置在基底上。本专利技术还涉及用于生产这种半导体结构的方法。
技术介绍
氮化镓材料是具有相对宽的直接带隙的半导体化合物。这些电子跃迁为氮化镓材料提供了许多有吸引性的性质，例如承受高电场的能力，在高频率下传输信号的能力等。因此，氮化镓材料在许多微电子应用(诸如晶体管、场致发射体和光电子设备)中被广泛研究。氮化镓材料包括氮化镓(GaN)及其合金，诸如氮化铝镓(AlGaN)，氮化铟镓(InGaN)和氮化铝铟镓(AlInGaN)。大多数GaN外延层生长在异质基底上，诸如蓝宝石(Al2O3)，SiC或Si，因为天然GaN基底难以制作，因此非常昂贵。与(In)(Al)GaN外延层相比，这些基底具有不同的结构性质和机械性质，例如，这些基底包括不同的热膨胀系数或不同的晶格常数。这就导致在GaN外延层中的严重应变积累，其随着外延层厚度增加而增加。因此，在现有技术中，在基底和设备的有源部分之间引入分层缓冲结构。该缓冲结构尽可能地调节基底材料与在层的有源部分中使用的材料的性质之间的差异的影响。这种差异可以包括但不限于晶格常数的差异、热膨胀系数的差异、不同的晶体结构、不同的带隙能量和造成的介电击穿强度。理想地，该缓冲层不会影响有源部分或设备的性质，但是，在最终设备中可能具有较小的功能，例如作为接触层或替代地作为电流阻挡层。层堆叠体的有源部分是直接确定将在层堆叠体上制造的设备的性质的结构的一部分。例如，AlGaN/GaNHEMT结构的有源部分通常由相对厚(>100nm)的GaN通道层组成，在顶部具有薄(约20nm厚)的AlGaN阻挡层(barrierlayer)。在这种HEMT中，阈值电压、跨导以及一部分导通状态电阻直接由AlGaN阻挡层的成分和厚度确定。例如在LED中，量子阱和阻挡物的成分和厚度确定发射光的波长。优化有源部分中材料的设计和选择以获得最佳的设备性能，并且尽可能少地依赖由基底或缓冲结构的选择所施加的约束。在硅基氮化镓(GaN-on-Si)技术中，几乎总是一方面在基底与缓冲结构之间引入额外的成核层，另一方面在缓冲结构与有源部分之间引入额外的成核层。该层可以是AlN层，因为AlGaN或GaN层中的镓导致Si基底的回蚀。在一些情况下，在基底上沉积介电层以减轻这种影响(例如，Si上的SiC，Si中的金刚石等)。术语“AlGaN”涉及包括任何化学计量/组成比(AlxGa1-xN)的Al、Ga和N的组合物，该组合物可以在层中变化，例如从在层的底部没有Ga到在层的顶部没有Al。诸如(In)AlGaN的组合物还可以包括任何合适量的铟(In)。缓冲结构通常由多个层组成。在硅基氮化镓(GaN-on-Si)技术中，缓冲层的成分通常从AlN成核层附近的富Al层向通常包括一个或多个GaN层的有源部分附近的富Ga层变化。从成核层到有源部分的组成变化可以以各种方式来进行。在硅基氮化镓技术的情况下，缓冲结构应当补偿在从层堆叠体的外延沉积期间的操作温度冷却至室温期间在层堆叠体中诱导的拉伸应力。通常，通过选择缓冲结构中的层使得这些层的组合在生长温度下向层中引入压缩应力来完成这一点。例如，在具有较高Al浓度的第一厚且弛豫的AlGaN层的顶部上沉积具有较低Al浓度的第二AlGaN层将诱导压缩应力，因为第二层的较大晶格常数将被压缩以匹配第一层的较小晶格常数。例如，在WO0213245中公开了缓冲结构的使用。存在下述工业需要：改进缓冲结构，使得缓冲结构补偿在从层堆叠体的外延沉积期间的操作温度冷却到室温期间在层堆叠体中诱导的拉伸应力。
技术实现思路
根据本专利技术的第一方面，公开了一种半导体结构，该半导体结构包括：包括多个III-V材料层(或由其组成)的缓冲层堆叠体，该缓冲层堆叠体包括至少一个(或至少两个、或至少三个；例如一个、两个、三个或四个)分层子结构，每个分层子结构包括压缩应力诱导结构，该压缩应力诱导结构在相应第一缓冲层与在缓冲层堆叠体中定位成比相应第一缓冲层更高(在相应第一缓冲层上方)的相应第二缓冲层之间，相应第二缓冲层的下表面具有比相应第一缓冲层的上表面更低的Al含量；以及设置在该缓冲层堆叠体上的III-V型有源半导体层。层中的元素(例如铝)的含量被定义为一方面层中的铝原子数量与另一方面层中的所有III族原子的总数之间的比率。如果Al是III族的成员，这意味着该比率大于或等于零，并且小于或等于一。根据优选实施方式，III-V型有源半导体层包括GaN型层。根据优选实施方式，有源半导体层是层堆叠体的有源部分的下层。根据优选实施方式，层堆叠体的有源部分包括GaN通道层和AlGaN电子诱导阻挡层。根据优选实施方式，半导体结构还包括硅基晶片，缓冲层堆叠体通过与硅基晶片和缓冲层堆叠体直接接触的AlN成核层与硅基晶片隔开。根据优选实施方式，成核层的总厚度在10nm和200nm之间的范围内。根据优选实施方式，缓冲层堆叠体具有上缓冲层和下缓冲层，下缓冲层与AlN成核层直接接触，而上缓冲层与有源层直接接触。根据优选实施方式，缓冲层堆叠体的总厚度在500nm和10μm之间的范围内。缓冲层堆叠体的层优选地全部是(In)AlGaN层。根据优选实施方式，压缩应力诱导分层结构或多个压缩应力诱导分层结构中的每个包括在其下表面附近的伪晶平面化层和在其上表面附近(在平面化层顶部/上方)的弛豫层，平面化层的下表面的Al含量等于或低于相应第一缓冲层的上表面的Al含量，并且平面化层的上表面的Al含量低于弛豫层的下表面的Al含量，并且弛豫层的上表面的Al含量高于相应第二缓冲层的Al含量。根据优选实施方式，分层子结构的相应平面化层和弛豫层直接接触。根据优选实施方式，分层子结构的伪晶平面化层和弛豫层之间的过渡在Al含量方面是突变的或不连续的。根据优选实施方式，分层子结构的伪晶平面化层和弛豫层之间的过渡在Al含量方面是突变的或不连续的。根据优选实施方式，分层子结构的伪晶平面化层和弛豫层之间的过渡在Al含量方面大于10％或大于20％或大于50％。根据优选实施方式，相应第一缓冲层的Al含量在15％至100％的范围内。更优选地其在40％至70％的范围内。根据优选实施方式，相应第一缓冲层的厚度在50nm至2微米的范围内。更优选地，其在350nm至1微米的范围内。根据优选实施方式，相应第二缓冲层的Al含量在0％和40％的范围内。更优选地其在8％至40％的范围内。根据优选实施方式，相应第二缓冲层的厚度在50nm至8微米的范围内。更优选地，其在500nm至4微米的范围内。相应第一缓冲层和第二缓冲层优选地包括(In)AlGaN层。根据优选实施方式，相应平面化层具有在0至20％的范围内的Al含量。根据优选实施方式，相应平面化层中的至少一个、多个或全部具有0％的Al含量，即不含有铝。根据优选实施方式，相应平面化层的Al含量对于至少一个(或对于多个或全部)分层子结构是恒定的。根据优选实施方式，平面化层对于至少一个(或多个或全部)分层子结构是GaN层。根据优选实施方式，相应平面化层的厚度本文档来自技高网...

【技术保护点】
一种半导体结构，包括：‑包括多个III‑V材料层的缓冲层堆叠体，所述缓冲层堆叠体包括至少一个分层子结构，每个所述分层子结构包括压缩应力诱导结构，所述压缩应力诱导结构在相应第一缓冲层与在所述缓冲层堆叠体中定位成比所述相应第一缓冲层更高的相应第二缓冲层之间，所述相应第二缓冲层的下表面具有比所述相应第一缓冲层的上表面更低的Al含量；‑III‑V型有源半导体层，所述III‑V型有源半导体层设置在所述缓冲层堆叠体上；其中，每个所述压缩应力诱导分层结构包括在其下表面附近的伪晶平面化层和在其上表面附近的弛豫层，所述平面化层的下表面的Al含量低于或等于所述相应第一缓冲层的所述上表面的Al含量，并且所述平面化层的上表面的Al含量低于所述弛豫层的下表面的Al含量，并且所述弛豫层的上表面的Al含量高于所述相应第二缓冲层的Al含量；并且其中，所述相应弛豫层的表面足够粗糙，以抑制所述相应第二缓冲层的弛豫，所述相应弛豫层的表面具有大于1nm的均方根(RMS)粗糙度。

【技术特征摘要】
【国外来华专利技术】2014.08.04 EP 14179690.41.一种半导体结构，包括：-包括多个III-V材料层的缓冲层堆叠体，所述缓冲层堆叠体包括至少一个分层子结构，每个所述分层子结构包括压缩应力诱导结构，所述压缩应力诱导结构在相应第一缓冲层与在所述缓冲层堆叠体中定位成比所述相应第一缓冲层更高的相应第二缓冲层之间，所述相应第二缓冲层的下表面具有比所述相应第一缓冲层的上表面更低的Al含量；-III-V型有源半导体层，所述III-V型有源半导体层设置在所述缓冲层堆叠体上；其中，每个所述压缩应力诱导分层结构包括在其下表面附近的伪晶平面化层和在其上表面附近的弛豫层，所述平面化层的下表面的Al含量低于或等于所述相应第一缓冲层的所述上表面的Al含量，并且所述平面化层的上表面的Al含量低于所述弛豫层的下表面的Al含量，并且所述弛豫层的上表面的Al含量高于所述相应第二缓冲层的Al含量；并且其中，所述相应弛豫层的表面足够粗糙，以抑制所述相应第二缓冲层的弛豫，所述相应弛豫层的表面具有大于1nm的均方根(RMS)粗糙度。2.根据权利要求1所述的半导体结构，还包括硅基晶片，所述缓冲层堆叠体通过与所述硅基晶片和所述缓冲层堆叠体直接接触的AlN成核层与所述硅基晶片隔开。3.根据前述权利要求中任一项所述的半导体结构，其中，对于至少一个分层子结构而言，所述相应平面化层和弛豫层直接接触，并且所述伪晶平面化层和所述弛豫层之间的过渡在Al含量方面是突变的或不连续的。4.根据前述权利要求中任一项所述的半导体结构，其中，所述相应第一缓冲层的Al含量在15％至100％的范围内。5.根据前述权利要求中任一项所述的半导体结构，其中，所述相应第一缓冲层的厚度在50nm至2微米的范围内，并且其中，所述相应第二缓冲层的厚度在50nm至8微米的范围内。6.根据前述权利要求中任一项所述的半导体结构，其中，所述相应第二缓冲层的Al含量在0％至40％的范围内。7.根据前述权利要求中任一项所述的半导体结构，其中，所述相应伪晶平面化层具有在0％至20％的范围...

【专利技术属性】
技术研发人员：乔夫·德卢伊，斯蒂芬·迪格鲁特，
申请(专利权)人：埃皮根股份有限公司，
类型：发明
国别省市：比利时,BE