高电子迁移率晶体管制造技术

一种用于模拟应用的高电子迁移率晶体管(1)，包括：衬底(10)；位于所述衬底(10)的顶部上的外延III‑N半导体层叠层(20)，所述外延III‑N半导体层叠层(20)包括：第一有源III‑N层(22)；以及包括凹部的第二有源III‑N层(23)；在其间具有二维电子气(21)；位于所述外延III‑N半导体层叠层(20)的顶部上的栅极(30)；以及位于所述外延III‑N半导体层叠层(20)与所述栅极(30)之间的钝化叠层(40)，其中所述钝化叠层(40)包括适于在所述栅极(30)未被偏置时耗尽所述二维电子气(21)的电子受体介电层(41)；其中所述电子受体介电层(41)在所述凹部(24)中延伸，并且包括与硅和/或铝合金化的氮化镁。

High electron mobility transistor

【技术实现步骤摘要】
【国外来华专利技术】高电子迁移率晶体管
本专利技术总体上涉及半导体器件，并且更具体地涉及包括基于氮化物的有源层的高电子迁移率晶体管。
技术介绍
包含氮化镓(也称为GaN)的半导体器件具有承载大电流和支持高电压的能力。这使得它们对于功率半导体器件越来越受欢迎。近年来，研究工作集中于开发用于高功率/高频应用的设备。通常，针对这些类型的应用而制造的器件基于表现出高电子迁移率的器件结构，并且被称为异质结场效应晶体管(也称为HFET)、高电子迁移率晶体管(也称为HEMT)或调制掺杂的场效应晶体管(也称为MODFET)。例如，HEMT可用于模拟电路应用，诸如RF/微波功率放大器或功率开关。这样的设备通常可以承受例如高达1000伏的高电压，或在例如从100kHz到100GHz的高频率下操作。纤锌矿III族氮化物层中存在两种类型的极化，即压电极化和自发极化。如果晶体是非中心对称的，并且组成原子的大小和电负性不同，则会发生压电。例如，纤锌矿晶体或GaN层是非中心对称的。自发极化是上述情况的一种特殊情况，并且如果晶体例如因其组成原子(诸如Ga和N原子)的大小不同而从其理想形状变形，则会发生自发极化。基于GaN的HEMT包括至少两个氮化物层。氮化物层由具有不同的带隙和不同的极化度的不同材料形成。相邻氮化物层中的不同材料会导致极化和带隙能量的离散阶跃，这从而导致导电的二维电子气(也称为2DEG)，该导电的二维电子气允许电荷流过器件且位于两层的结附近，并且更特别地是在具有较窄带隙的层中。Ibbetson等人在2000年7月10日的《AppliedPhysicsLetters(应用物理学快报)》第77卷第2期发表的题为“Polarizationeffects,surfacestates,andthesourceofelectronsinAlGaN/GaNheterostructurefieldeffecttransistors(AlGaN/GaN异质结场效应晶体管中的极化效应、表面态和电子源)”的科学出版物中，从理论上和实验上考察了AlGaN/GaN异质结场效应晶体管中的2DEG的起源。该结构包括以下空间电荷组成部分：离子化且固定的GaN层中的缓冲极化电荷、AlGaN层的顶部的离子化供体所致的表面电荷、AlGaN/GaN界面处和AlGaN层的顶表面的固定和离子极化感应电荷和2DEG区域中的量子阱中的电子所致的负电荷。各种电荷的总和为零，因为在没有外部施加的场的情况下，整个结构必须是电荷中性的。Ibbetson等在理论上和实验上证明，诸如AlGaN层表面处的Ga悬挂键或杂质之类的类似供体的表面态很可能是HFET中2DEG电子的来源。Onojima等人在2008年6月27日发表的题为“EffectsofSidepositiononAlGaNbarriersurfacesinGaNheterostructurefield-effecttransistors(Si沉积对GaN异质结场效应晶体管中的AlGaN势垒表面的影响)”的科学出版物中，示出了示意图模型，这些模型解释了由于氮化硅钝化(也称为SiN钝化)而导致的AlGaN势垒高度降低以及AlGaN/GaNHFET的2DEG密度增加。AlGaN势垒高度降低的可能原因是位于SiN/AlGaN界面的Si原子充当正离子化的供体，该离子化的供体可部分中和AlGaN表面的负极化电荷，且从而通过极化效应提高2DEG密度。由于处于零栅极偏置的栅极下方存在2DEG区域，因此大多数氮化物器件常导通的、即所谓的耗尽模式器件。需要栅极上的某个负电压(称为阈值电压)来通过电容耦合耗尽2DEG。对于某些应用，诸如例如电源开关，不希望用非零栅极电压来关闭器件。在这种情况下，栅极控制需要以如下方式工作，即如果控制电路由于某种原因而发生故障，则源极和漏极之间将不存在电流连接。如果2DEG区域在零施加的栅极偏置下的栅极下方耗尽(即去除)，则该器件可以是增强模式器件。增强模式器件是常关断的且理想的，因为它们提供了额外的安全性。增强模式器件需要在栅极施加正偏压以传导电流。特别地，将正电压施加到栅极以便将2DEG移动到费米能级以下。一旦在源极和漏极之间施加了另一电压，2DEG中的电子就会从源极移动到漏极。在另一种情况下，有机会对常导通和常关断器件进行集成以允许创建逻辑功能，诸如NOT、OR、AND、NOR、NAND和XOR栅极。在另一种情况下，增强模式器件消除了对负电源电压的需求，从而降低了电路复杂性和成本。根据Onojima等人可以理解，当用SiN钝化基于Ga的HEMT的表面时，SiN层的Si原子将电子给予HEMT的2DEG，从而填充了HEMT的沟道。结晶SiN是III族氮化物晶体的延续，并且Si原子充当供体。换句话说，基于Ga的HEMT的表面处的SiN钝化层增强了HEMT的2DEG。因此，用SiN钝化HEMT的表面防止了HEMT的耗尽模式，并且即使在零栅极偏置下也可提高2DEG的电导率，从而巩固了常导通操作。另一方面，对于使用晶体管作为开关或具有高温能力的集成电路的应用，希望具有常关断器件。因此，在本领域中仍然需要用于能够在高功率、高电压、高速和/或高温条件下运行的器件的改进的方法和结构。本专利技术的目的是公开一种克服了现有解决方案的上述缺点的器件。更特别地，目的是公开一种包括改进的钝化层并表现出改进的增强模式的高电子迁移率晶体管。
技术实现思路
根据本专利技术的第一方面，上述目的是通过一种用于模拟应用的高电子迁移率晶体管实现的，该高电子迁移率晶体管包括：-衬底；-位于衬底的顶部上的外延III-N半导体层叠层，该外延III-N半导体层叠层包括有源层，该有源层包括：第一有源III-N层；以及第二有源III-N层，其包括栅极区中的凹部；在第一有源III-N层与第二有源III-N层之间具有二维电子气；-位于外延III-N半导体层叠层的顶部上的栅极；以及-位于外延III-N半导体层叠层与栅极之间的钝化叠层，其中，所述钝化叠层包括电子受体介电层，所述电子受体介电层适于在栅极未被偏置时耗尽二维电子气；其中，电子受体介电层在凹部中延伸，并且其中，电子受体介电层包括掺杂有硅和/或铝的氮化镁。这样，本专利技术的高电子迁移率晶体管包括改进的钝化叠层，该改进的钝化叠层增强了常关断操作，且从而改进了高电子迁移率晶体管的增强模式。实际上，根据本专利技术的高电子迁移率晶体管的钝化叠层包括电子受体介电层，该电子受体介电层在钝化叠层与外延III-N半导体层叠层之间的界面处产生受体能级。当高电子迁移率晶体管的栅极未被偏置时，本专利技术的电子受体介电层耗尽了来自二维电子气(也称为2DEG)的电子。因此，不存在沟道，并且没有电流流动，直到高电子迁移率晶体管被偏置以进行操作为止。特别地，在操作期间，向高电子迁移率晶体管的栅极施加偏压，以使2DEG从费米能级以下移动。一旦在高电子迁移率的源极和漏极之间施加另一电压，2DEG中的电子就会从源极流到漏极。因此，根据本专利技术的高电子迁移率晶体管适合于诸如例如不希望有负极性栅极电源的功本文档来自技高网...

【技术保护点】
1.一种用于模拟应用的高电子迁移率晶体管(1)，所述高电子迁移率晶体管(1)包括：/n-衬底(10)；/n-位于所述衬底(10)的顶部上的外延III-N半导体层叠层(20)，所述外延III-N半导体层叠层(20)包括有源层，所述有源层包括：/n第一有源III-N层(22)；以及/n第二有源III-N层(23)，所述第二有源III-N层包括位于栅极区(31)中的凹部(24)；/n在所述第一有源III-N层(22)与所述第二有源III-N层(23)之间具有二维电子气(21)；/n-位于所述外延III-N半导体层叠层(20)的顶部上并且位于所述栅极区(31)中的栅极(30)；以及/n-位于所述外延III-N半导体层叠层(20)与所述栅极(30)之间的钝化叠层(40)，其中，所述钝化叠层(40)包括电子受体介电层(41)，所述电子受体介电层适于在所述栅极(30)未被偏置时耗尽所述二维电子气(21)；其中，所述电子受体介电层(41)在所述凹部(24)中延伸，并且其中，所述电子受体介电层(41)包括掺杂有硅和/或铝的氮化镁。/n

【技术特征摘要】
【国外来华专利技术】20170619 EP 17176699.11.一种用于模拟应用的高电子迁移率晶体管(1)，所述高电子迁移率晶体管(1)包括：
-衬底(10)；
-位于所述衬底(10)的顶部上的外延III-N半导体层叠层(20)，所述外延III-N半导体层叠层(20)包括有源层，所述有源层包括：
第一有源III-N层(22)；以及
第二有源III-N层(23)，所述第二有源III-N层包括位于栅极区(31)中的凹部(24)；
在所述第一有源III-N层(22)与所述第二有源III-N层(23)之间具有二维电子气(21)；
-位于所述外延III-N半导体层叠层(20)的顶部上并且位于所述栅极区(31)中的栅极(30)；以及
-位于所述外延III-N半导体层叠层(20)与所述栅极(30)之间的钝化叠层(40)，其中，所述钝化叠层(40)包括电子受体介电层(41)，所述电子受体介电层适于在所述栅极(30)未被偏置时耗尽所述二维电子气(21)；其中，所述电子受体介电层(41)在所述凹部(24)中延伸，并且其中，所述电子受体介电层(41)包括掺杂有硅和/或铝的氮化镁。


2.根据权利要求1所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)包括以下中的一者或多者：
-MgSiN；
-MgAlN；
-MgSiAlN。


3.根据权利要求1所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)包括以下中的一者或多者：
-MgxSi1-xN，其中，x介于0.05与0.95之间；
-MgyAl1-yN，其中，y介于0.05与0.95之间；
-MgaSizAl1-a-zN，其中，a介于0.05与0.95之间，并且其中，z介于0.05与0.95之间，并且其中，a+z介于0.1与1之间。


4.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)在所述外延III-N半导体层叠层(20)的顶部上外延生长。


5.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中，所述钝化叠层(40)还包括氧化层(42)。


6.根据权利要求5所述的高电子迁移率晶体管(1)，其中，所述氧化层(42)包括MgO。


7.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中：
-所述电子受体介电层(41)包括与所述外延III-N半导体层叠层(20)接触的钝化表面(410)、和与所述钝化表面(410)相反的介电表面(411)；以及
-所述第二有源III-N层(23)包括与所述电子受体介电层(41)的所述钝化表面(410)接触的第二钝化表面(230)，从而在所述第二有源III-N层(23)与所述电子受体介电层(41)之间限定钝化接触界面(231)。


8.根据权利要求7所述的高电子迁移率晶体管(1)，其中，所述钝化接触界面(231)延伸成使得所述钝化表面(410)沿着所述第二钝化表面...

【专利技术属性】
技术研发人员：乔夫·德卢伊，
申请(专利权)人：埃皮根股份有限公司，
类型：发明
国别省市：比利时;BE