【技术实现步骤摘要】
本专利技术涉及半导体图像感测
,具体涉及一种3D全局像素单元及其制备方法。
技术介绍
传统的全局快门像素技术主要用于CCD图像传感器。由于CMOS图像传感器的不断普及,且由于机器视觉、电影制作、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体,各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下,所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声,使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。常规的CMOS图像传感器的全局快门像素单元中,感光二极管和信号存储及读出电路单元器件均做在同一平面内。存储单元需要占用较大的面积来制作存储信号的电容,因此全局像元的面积始终难以减小,填充系数始终较小。并且,感光单元、存储电容和读出电路三者之间容易互相干扰。
技术实现思路
为了克服以上问题,本专利技术旨在提供一种3D结构的全局快门像素单元及其制备方法,采用背照工艺和3D结构,在不同层面制作立体单元结构,可以实现信号读出电路与感光二极管的垂直互连。为了达到上述目的,本专利技术提供了3D全局像素单元,至少包括感光区域和信号存储与读出电路区域,所述感光区域与所述信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域设置于第一硅衬底层(06)上,其包括:所述第一硅衬底(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)和微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)、位于所述感光二极管(05)正面表面的第一电 ...
【技术保护点】
一种3D全局像素单元,至少包括感光区域和信号存储与读出电路区域,其特征在于,所述感光区域与所述信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域设置于第一硅衬底层(06)上,其包括:所述第一硅衬底(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)和微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)、位于所述感光二极管(05)正面表面的第一电介质层(01),位于所述感光二极管(05)两侧填充有电介质的隔离沟槽(04);所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02),所述第一通孔(03)的一端连接所述感光二极管(05),另一端连接第一直接连接结构(02);所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属,所述第一直接连接结构(02)的金属底部表面与所述第一电介质层(06)底部表面齐平;所述信号存储与读出电路区域设置于第二硅衬底层(15)上,其包括:所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)以及第二电介质层(12);所述第二硅衬底层(15)的正面从上向下依 ...
【技术特征摘要】
1.一种3D全局像素单元,至少包括感光区域和信号存储与读出电路区域,其特征在于,所述感光区域与所述信号存储与读出电路区域在竖直方向上排布;其中,所述感光区域设置于第一硅衬底层(06)上,其包括:所述第一硅衬底(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)和微透镜(09);所述第一硅衬底层(06)正面从上往下依次设置的感光二极管(05)、位于所述感光二极管(05)正面表面的第一电介质层(01),位于所述感光二极管(05)两侧填充有电介质的隔离沟槽(04);所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02),所述第一通孔(03)的一端连接所述感光二极管(05),另一端连接第一直接连接结构(02);所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属,所述第一直接连接结构(02)的金属底部表面与所述第一电介质层(06)底部表面齐平;所述信号存储与读出电路区域设置于第二硅衬底层(15)上,其包括:所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)以及第二电介质层(12);所述第二硅衬底层(15)的正面从上向下依次设置的信号存储与读出电路(18)、位于其下方的第四电介质层(19)以及位于第四电介质层(19)下方的金属层(M);其中,第二通孔(11)穿过第二电介质层(12)、光遮挡层(13)、第三电介质层(14)、第二硅衬底(15),所述第二通孔(11)侧壁具有第五电介质层(17);第二通孔(11)顶部连接有第二直接连接结构(10);第二通孔(11)的一端与所述第二直接连接结构(10)相连接,另一端与所述信号存储与读出电路(18)相连接;所述第二直接连接结构(10)和所述第二通孔(03)内沉积有金属,且所述第二直接连接结构(10)的金属顶部表面与所述第二电介质层(12)顶部表面齐平;所述第四电介质层(19)用于所述信号存储与读出电路(18)与所述金属层(M)之间的隔离;所述信号存储与读出电路(18)通过接触孔(CT)与所述金属层(M)实现互连;所述第二直接连接结构(10)与所述第一直接连接结构(02)相连接,所述第一电介质层(01)与所述第二电介质层(12)相连接。2.根据权利要求1所述的3D全局像素单元,其特征在于,所述信号存储与读出电路包括:复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器;所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极,传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连;第一源跟随器的漏极接VDD,第一源跟随器的源极与预充电管的漏极相连,预充电管的源极接地、预充电管的栅极接像素输入端;第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连,第一开关管的源极为第一存储节点,第一开关管的栅极接像素输入端;第一存储节点与第二开关管的漏极相连,第二开关管的栅极接像素输入端,第二开关管的源极为第二存储节点,第二存储节点与第二源跟随器的栅极相连;第二源跟随器的漏极与VDD相连,第二源跟随器的源极与行选择器的漏极相连;行选择器的栅极为像素单元输入端,行选择器的源极作为整个所述像素单元的输出端。3.根据权利要求1所述的3D全局像素单元,其特征在于,所述第一电介质层和所述第二电介质层的材料均为绝缘材料。4.根据权利要求2所述的3D全局像素单元,其特征在于,所述第一电介质层和所述第二电介质层的材料为氧化硅。5.根据权利要求1所述的3D全局像素单元,其特征在于,所述硅衬底的材料为...
【专利技术属性】
技术研发人员:赵宇航,
申请(专利权)人:上海集成电路研发中心有限公司,成都微光集电科技有限公司,
类型:发明
国别省市:上海;31
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