数据处理系统技术方案

本发明专利技术提供了一种数据处理系统，包括：多个数据处理装置，该多个数据处理装置基于初始设置数据并行地进行数据处理。数据处理装置各自具有唯一的ID，并且包括存储初始设置数据的多个寄存器和传送电路。传送电路接收数据包，该数据包包括作为初始设置数据的有效负载、共享信息、目的地ID和目的地地址，并且，当共享信息指示有效负载是将被共同地设置到包括其自己的数据处理装置的多个数据处理装置中的初始设置数据时，将有效负载传送至目的地地址所指示的寄存器，而不考虑在目的地ID与其自己的ID之间的不匹配。

【技术实现步骤摘要】
相关申请的交叉引用这里通过参考并入2015年7月15日提交的日本专利申请No.2015-141111的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及数据处理系统，并且具体地，有利地用于如下这样的数据处理系统，该数据处理系统包括多个数据处理装置，该多个数据处理装置基于已经针对每个数据处理装置设定的设置数据而执行并行数据处理。
技术介绍
对执行并行数据处理的数据处理系统的需求逐年增加。例如，在处理运动图像代码的系统中，正在推广屏幕大小的增加，诸如4K、8K等。处理这些运动图像代码的信号的图像编码装置、图像解码装置等需要具有高的处理性能，并且作为提高图像编码/解码装置的处理性能的一种有效措施，采用一种设置多个图像处理装置以执行并行处理的技术。另一方面，在日本未审专利申请公开No.2009-237888中，公开了一种有利于图像编码/解码装置的数据处理装置。该图像编码/解码装置包括多个图像处理模块，并且被配置使得通过适当地对相应的图像处理模块进行初始设置并且之后启动图像处理模块来整体地执行图像处理。对外部CPU(中央处理单元)进行操作，以便对多个图像处理模块进行初始设置，并且因此，在日本未审专利申请公开No.2009-237888中公开了一种用于减少在进行初始设置时施加在CPU上的处理负载的技术。由此，在频繁地对大量数据进行初始设置的数据处理装置(诸如，图像编码/解码装置)中，减少了在外部CPU上的处理负载。具体地，在数据处理(诸如，编码、解码等)中，存在通过在编码处理与解码处理之间进行逐帧切换来使用数据处理装置的情况，存在通过对使用过的编码解码器的类型(例如，使用过的算法的类型)进行逐帧切换来使用数据处理装置的情况，并且存在除了上述情况之外的情况。由于存在在这种情况下不可避免地以帧为单位进行寄存器设置和程序文件替换的特殊情况，所以减少在进行初始设置时施加在CPU上的处理负载尤为重要。
技术实现思路
通过本专利技术的专利技术人和其他人已经对在日本未审专利申请公开No.2009-237888中所公开的技术做出的调查，发现存在如下新主题。在日本未审专利申请公开No.2009-237888中，由于存在难免在信号处理(诸如，上述编码、解码等)中以帧为单位进行寄存器设置和程序文件替换的特殊情况，具体地，已经指出减少在进行初始设置时施加在CPU上的处理负载尤为重要。这种主题是通过在日本未审专利申请公开No.2009-237888中所描述的专利技术而解决。本专利技术的专利技术人和其他人认为并行数据处理有利于在将来通过应对上述图像的屏幕大小增加等来进一步满足这种新的需求，并且讨论了关于在这种情况下将发生的新主题。认为，在图像处理中的并行数据处理是通过使在图像编码/解码装置上待加载的图像处理模块的数量成倍增加并且将如此成倍增加的图像处理模块并行化或者通过使多个图像编码/解码装置本身加载并且并行化而实现。在这种情况下，当旨在对已经并行化(增加为n倍；n是整数)的多个图像处理模块和多个图像编码/解码装置进行初始设置时，由于初始设置的进行而施加在CPU上的处理负载将增加为n倍，上述并行化是在原样保留执行初始设置的一个CPU或保留无论并行化如何在装置中都将期望不改变的CPU的数目的状态下进行的，而没有根据图像处理模块和图像编码/解码装置的并行化来将CPU并行化。虽然减少了由于对一个图像处理模块和一个图像编码/解码装置进行初始设置而施加在CPU上的处理负载，但是事实仍然是，由于图像处理装置和图像编码/解码装置的并行化，使处理负载增加为n倍。当虽然将数据处理装置(诸如，图像处理模块、图像编码/解码装置等)并行化n倍，但是未将对数据处理装置进行初始设置的CPU并行化时，将由于初始设置的进行而施加在CPU上的处理负载的增加减少至比n倍小的程度尤为重要。虽然下面将对用于解决上述的主题的措施进行描述，但是通过本专利技术的说明书和附图的描述，本专利技术的其它主题和新颖特征将变得显而易见。根据本专利技术的一个实施例，数据处理系统如下配置。即，数据处理系统包括多个数据处理装置，该多个数据处理装置包括多个寄存器并且使得可以基于将被设置到有关的寄存器中的初始设置数据来并行地执行数据处理，并且数据处理系统被配置如下。多个数据处理装置均具有其自己的唯一标识符。将地址分配给多个寄存器中的每个寄存器，并且将初始设置数据存储到每个寄存器中。数据处理装置中的每个装置包括传送电路，该传送电路接收包括初始设置数据的多个数据包，并且将如此接收到的数据包传送至多个寄存器。此处，数据包包括有效负载、共享信息、目的地标识符、目的地地址等。初始设置数据被包括作为有效负载。当已经接收到数据包时，传送电路进行以下操作。当被包括在有关的数据包中的共享信息指示被包括在有关的数据包中的有效负载是将被共同地设置到多个数据处理装置中的包括其自己的数据处理装置的至少一些数据处理装置中的设置数据时，传送电路将有关的有效负载设置到与目的地地址对应的寄存器中。当被包括在有关的数据包中的共享信息指示被包括在有关的数据包中的有效负载并不是需要共同地设置到多个数据处理装置中的设置数据时，在目的地标识符与其自己的标识符匹配的条件下，传送电路将有关的有效负载设置到与目的地地址对应的寄存器中。下面将简要描述上述的一个实施例所带来的有益效果。即，当虽然将数据处理装置并行化n倍，但是未将对数据处理装置进行初始设置的CPU并行化时，可以将由于初始设置的进行而施加在CPU上的处理负载的增加减少至比n倍小的程度。附图说明图1是图示了根据本专利技术的第一实施例的数据处理系统的一个配置示例的框图。图2是图示了传送电路的另一配置示例的框图。图3是图示了根据本专利技术的第二实施例的数据处理系统的一个配置示例的框图。图4是图示了在根据第二实施例的数据处理系统中的数据包的一个配置示例的说明图。图5是图示了在存储器中的数据包的存储状态的一个示例的说明图。图6是图示了在未利用指示在所有图像编码/解码装置中是共同的设置的信息时，在存储器中的数据包的存储状态的一个示例的说明图。图7是图示了根据本专利技术的第三实施例的数据处理系统的一个配置示例的框图。图8是图示了在根据第三实施例的数据处理系统中的数据包的一个配置示例的说明图。图9是图示了根据本专利技术的第四实施例的数据处理系统的一个配置示例的框图。图10是图示了在根据第四实施例的数据处理系统中的数据包的一个配置示例的说明图。图11是图示了根据本专利技术的第五实施例的数据处理系统的一个配置示例的框图。图示12是图示了在根据第五实施例的数据处理系统中的数据包的一个配置示例的说明图。图13是图示了在根据本专利技术的第六实施例的数据处理系统中的内部总线的地址的一个配置示例的说明图。图14是图示了在根据第六实施例的数据处理系统中的数据包的一个配置示例的说明图。图15是图示了根据第六实施例的数据处理系统的一个配置示例的框图。图16是示意地图示了CID单元和内部模块ID单元的地址掩码判定单元的一个配置示例的框图。图17是图示了内部总线的地址的一个配置示例的说明图。图18是图示了根据本专利技术的第七实施例的数据处理系统的一个配置示例的框图。图19是图示了根据本专利技术的第八实施例的数据处理系统的一个配置示例的框图。图20是图示了根据本专利技术本文档来自技高网...

【技术保护点】
一种数据处理系统，包括：多个数据处理装置，所述多个数据处理装置分别包括多个设置寄存器并且使得可以基于已经设置到有关的所述设置寄存器中的设置数据来彼此并行地执行数据处理，其中所述数据处理装置各自包括其自己的唯一标识符，其中所述数据处理装置各自包括传送电路，所述传送电路接收分布式地包括所述设置数据的多个数据包，并且将接收到的数据包传送至所述设置寄存器，其中所述数据包包括有效负载、共享信息、目的地标识符和目的地地址，以及其中当已经接收到所述数据包时，所述传送电路：当被包括在有关的所述数据包中的所述共享信息指示被包括在有关的所述数据包中的所述有效负载是将被共同地设置到所述数据处理装置中的包括其自己的数据处理装置的至少一些数据处理装置中的所述设置数据时，将有关的所述有效负载设置至与所述目的地地址对应的所述设置寄存器，以及当被包括在有关的所述数据包中的所述共享信息指示被包括在有关的所述数据包中的所述有效负载并不是将被共同地设置到所述数据处理装置中的所述设置数据时，在所述目的地标识符与其自己的标识符匹配的条件下，将有关的所述有效负载设置至与所述目的地地址对应的所述设置寄存器。

【技术特征摘要】
2015.07.15 JP 2015-1411111.一种数据处理系统，包括：多个数据处理装置，所述多个数据处理装置分别包括多个设置寄存器并且使得可以基于已经设置到有关的所述设置寄存器中的设置数据来彼此并行地执行数据处理，其中所述数据处理装置各自包括其自己的唯一标识符，其中所述数据处理装置各自包括传送电路，所述传送电路接收分布式地包括所述设置数据的多个数据包，并且将接收到的数据包传送至所述设置寄存器，其中所述数据包包括有效负载、共享信息、目的地标识符和目的地地址，以及其中当已经接收到所述数据包时，所述传送电路：当被包括在有关的所述数据包中的所述共享信息指示被包括在有关的所述数据包中的所述有效负载是将被共同地设置到所述数据处理装置中的包括其自己的数据处理装置的至少一些数据处理装置中的所述设置数据时，将有关的所述有效负载设置至与所述目的地地址对应的所述设置寄存器，以及当被包括在有关的所述数据包中的所述共享信息指示被包括在有关的所述数据包中的所述有效负载并不是将被共同地设置到所述数据处理装置中的所述设置数据时，在所述目的地标识符与其自己的标识符匹配的条件下，将有关的所述有效负载设置至与所述目的地地址对应的所述设置寄存器。2.根据权利要求1所述的数据处理系统，进一步包括：总线，所述数据处理装置耦合至所述总线并且分别允许存储有所述数据包的存储器和中央处理单元耦合至所述总线，其中所述数据处理装置进一步包括数据包设置寄存器和数据包请求生成电路，其中所述数据包设置寄存器是被配置为保持由所述中央处理单元提供的数据包存储信息的寄存器，基于所述数据包存储信息，将包括其自己的数据处理装置所需的所述设置数据的所述数据包存储到所述存储器中，其中所述数据包请求生成电路是被配置为基于在所述数据包设置寄存器中存储的所述数据包存储信息来生成至所述总线的用于从所述存储器读出所述数据包的请求信号的电路，其中所述传送电路响应于所述请求信号检测已经接收到包括其自己的数据处理装置所需的所述设置数据的所有数据包，作为设置结束信息，以及其中所述数据处理装置在已经检测到所述设置结束信息之后，基于设置到所述设置寄存器中的所述设置数据开始数据处理。3.根据权利要求2所述的数据处理系统，其中所述数据包存储信息包括在所述存储器中的开始地址和数据包长度，所述存储器存储有包括其自己的数据处理装置所需的所述设置数据的所述数据包，其中所述数据包设置寄存器自由地保持由所述中央处理单元提供的允许所述数据包请求生成电路生成所述请求信号的启动信息，其中所述数据包请求生成电路在所述启动信息已经被设置到所述数据包设置寄存器中之后，为直到从所述开始地址顺序地达到所述数据包长度为止计数到的数量的所述数据包生成所述请求信号，以及其中所述传送电路响应于所述请求信号对已经接收到的所述数据包的数量进行计数，并且检测已经达到数据包长度，作为所述设置结束信息。4.根据权利要求2所述的数据处理系统，其中所述数据包进一步包括终端标志，其中所述数据包存储信息包括在所述存储器中的开始地址，所述存储器存储有包括其自己的数据处理装置所需的所述设置数据的所述数据包，其中所述数据包设置寄存器自由地保持由所述中央处理单元提供的允许所述数据包请求生成电路生成所述请求信号的启动信息，其中所述数据包请求生成电路在所述启动信息已经被设置到所述数据包设置寄存器中之后，为直到从所述开始地址顺序地检测到所述设置结束信息为止接收到的所述数据包生成所述请求信号，以及其中所述传送电路响应于所述请求信号，基于被包括在已经接收到的所述数据包中的所述终端标志来检测所述设置结束信息。5.根据权利要求3所述的数据处理系统，其中所述数据包存储信息进一步包括所述数据包的字节序模式，其中所述传送电路进一步包括字节序转换电路，以及其中所述字节序转换电路是基于在所述数据包设置寄存器中存储的所述字节序模式来转换接收到的所述数据包的所述字节序的电路。6.根据权利要求2所述的数据处理系统，其中所述数据处理装置进一步包括多个数据处理模块和内部总线，所述数据处理模块耦合至所述内部总线，所述传送电路、所述数据包设置寄存器和所述数据包请求信号生成电路耦合至所述内部总线，并且所述设置寄存器分布式地设置在所述数据处理模块中，以便控制在相应的数据处理模块中进行的数据处理，其中所述数据处理模块各自包括各自的唯一内部模块标识符，其中所述数据包进一步包括模块共享信息，并且所述目的地地址包括目的地内部模块标识符和内部模块内目的地地址，以及其中当已经接收到所述数据包时，所述传送电路：当被包括在有关的所述数据包中的所述模块共享信息指示被包括在有关的所述数据包中的所述有效负载是将被共同地设置到所述数据处理模块中的所述设置数据时，将有关的所述有效负载并行地设置至对应的所述数据处理模块的所述设置寄存器，以及当被包括在有关的所述数据包中的所述模块共享信息指示被包括在有关的所述数据包中的所述有效负载并不是将被共同地设置到所述数据处理模块中的所述设置数据时，将有关的所述有效负载设置到由所述目的地内部模块标识符指示的所述数据处理模块的、由所述内部模块内目的地地址指示的所述设置寄存器中。7.根据权利要求1所述的数据处理系统，其中所述数据处理装置中的每个装置所包括的所述唯一标识符、所述目的地标识符和所述共享信息具有比特数彼此相同的数字值，以及其中当已经接收到所述数据包时，所述传送电路：根据被包括在有关的所述数据包中的所述共享信息来掩蔽被包括在有关的所述数据包中的所述目的地标识符；将所述目的地标识符与其自己的数据处理装置的所述唯一标识符进行比较；以及在所述唯一标识符与在非掩蔽比特中的所述目的地标识符匹配的条件下，将有关的所述有效负载设置到与所述目的地地址对应的所述设置寄存器中。8.根据权利要求6所述的数据处理系统，其中所述内部总线的地址具有多个比特的数字值，将所述内部总线的所述地址的一些k1比特分配给所述数据处理装置中的每个装置所包括的所述唯一标识符，分别将其它的一些k2比特唯一地分配给所述数据处理模块，并且将剩余的至少一些k3比特分配给所述设置寄存器(k1、k2和k3是两个或者更多个整数)，其中所述数据包包括地址掩码、目的地内部地址和所述有效负载，其中所述地址掩码和所述目的地内部地址具有比特数彼此相同的数字值并且与所述内部总线的所述地址对应，其中在所述地址掩码中，所述k1比特是所述共享信息，并且所述k2比特是所述模块共享信息，其中在所述目的地内部地址中，所述k1比特是所述目的地标识符，所述k2比特是所述目的地内部模块标识符，并且所述k3比特是所述内部模块内目的地地址，以及其中当已经接收到所述数据包时，所述传送电路：利用被包括在有关的所述数据包中的地址掩码来掩蔽被包括在有关的所述数据包中的所述目的地内部地址；将所述k1比特与其自己的数据处理装置的所述唯一标识符进行比较...

【专利技术属性】
技术研发人员：植田浩司，今冈连，望月诚二，加谷俊之，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP