数据处理系统技术方案

本发明专利技术提供一种数据处理系统，包括具有发起单元（１０５）的第一半导体集成电路和具有目标单元（１１２）的第二半导体集成电路，发起单元对目标单元发送请求包，目标单元对发起单元发送响应包，进行分割处理连接。具有对发起单元发送的请求包数量和接收的响应包的数量的差值即可同时并行处理的请求数量计数的可同时并行处理的请求数量计数电路，控制响应包发送数以使上述可同时并行处理的请求数量计数电路的计数值在目标单元能处理的可同时并行处理的请求数量以下。能动态地将可同时并行处理的请求数量变为适当的数，从而抑制发行请求包到取得响应包的最大等待时间。使基于可同时并行处理的请求数量的可变流控制成为可能。

【技术实现步骤摘要】

本专利技术涉及用分割处理接口连接多个半导体集成电路的数据处理系统的分割处理接口控制。
技术介绍
对片上系统(SoC)的性能要求或功能要求逐年提高，预计这种情况今后也将继续。伴随于此，集成在SoC上的电路量增加，为了搭载所增加的电路，微细化技术进一步高度化，但是这些由于相乘效果，使掩模成本等SoC的开发费用急剧增加。因此，SoC提供商为了提高收益所需的批量生产数量即合算线近年急速上升，预计该倾向将会继续。即使是现在，也存在全面使用尖端工艺来开发SoC，但还达不到合算线的案件，预想今后这样的案件的比率会进一步提高。因此，今后为了同时实现尖端工艺制品合算性的确保、个别顾客的应对，预计ASSP和ASIC分离构建体系将扩大，该ASSP和ASIC分离构建体系是用尖端工艺将多个品种中公共的功能作为ASSP进行开发，用廉价工艺将顾客应对部分作为ASIC进行开发的。ASSP(Application Specific Standard Product)意味着将特定领域作为对象，将功能特别化的通用LSI。ASIC(Application Specific Integrated Circuit)意味着为了某特定用途而设计、制造的专用LSAI，也称作定制芯片等。在ASSP和ASIC分离构架体系中，芯片间传送的重要级高。尤其是从搭载主CPU的ASSP向搭载外围功能的ASIC的访问性能是重要的。以往，作为芯片间接口，常常使用PCI(Peripheral ComponentsInterconnect)等以数十兆赫兹左右工作的并行总线，但是在并行总线中，端子数多，所以芯片成本容易上升，必要的布线多，所以具有搭载芯片的基板的成本容易上升的课题。-->因此，将工作频率提高到数百兆赫兹以上，削减端子数的串行接口作为芯片间接口成为必要。在以这样的频率工作的芯片间接口中，采用以数十兆赫兹工作的并行总线的基于握手信号的流控制的安装是困难的。在专利文献1中公开了如下的接口协议:为了使总线能在高速频率下工作，发行一侧LSI具有将表示接收一侧LSI能同时处理几个指令或同时接收几个数据的值在初始化时被加载的计数器，发行指令或数据时将计数器减量，在收到就绪信号时将计数器增量，如果计数器变为0，就抑制指令或数据的发行。据此，发行一侧LSI不确认来自接收一侧LSI的忙信号，就能对接收一侧LSI进行指令或数据的发行。指令或数据的发行一侧LSI能管理接收一侧LSI的指令缓冲器或数据缓冲器的状态，所以即使总线以高速进行工作，也能不基于握手高效地发行指令或数据。专利文献2记载的技术中，发送装置11不取得来自响应装置21的响应确认而连续发送信息帧，根据来自计数装置12的最大可同时并行处理的请求数量和已发送的信息帧的数量的一致结果，使接着要发送的信息帧的询问位为“1”进行发送。发送装置11接收来自响应装置的终止位为“1”的响应帧，使其询问位为“0”，不取得数据接收装置的响应确认而再连续发送信息帧。据此，能进行响应未确认的信息帧的连续发送，并且响应确认能立刻发回，提高数据效率。[专利文献1]日本特开2001-202327号公报[专利文献2]日本特开平05-336194号公报
技术实现思路
根据上述专利文献中记载的技术，不依靠握手信号线就能实现流控制，所以能将发起单元(initiator)和目标单元之间的信号的工作高速化。据此，能理解在串行接口，代替基于以往的握手信号的流控制，基于可同时并行处理的请求数量的流控制是有用的。本专利技术者还进一步研究能有助于从发行请求到取得响应的等待时间的抑制、低耗电的基于可同时-->并行处理的请求数量的流控制。本专利技术者与它关联，研究流控制的可变性、可变流控制引起的中断处理延迟的可能性的回避、接口信号的隐秘性的提高等，完成本专利技术。本专利技术的目的在于，实现等待时间的抑制和低耗电的基于可同时并行处理的请求数量的流控制。本专利技术的其他目的在于，实现基于可同时并行处理的请求数量的可变流控制成为可能的数据处理系统。本专利技术的其他目的涉及芯片间的中断信息的通信，在于避免可变流控制引起的中断处理延迟的可能性。从本说明书的记述和附图，本专利技术的上述和其他目的和新的特征变得清楚。如果简单说明本申请中描述的专利技术中代表性的概要，就如下所述。[1]数据处理系统包括具有发起单元的第一半导体集成电路、具有目标单元第二半导体集成电路、连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，进行分组的分割处理接口。在该数据处理系统中，上述发起单元具有将上述发起单元发送的请求包的数量和接收的响应包的数量的差分值即可同时并行处理的请求数量计数的可同时并行处理的请求数量计数电路，上述可同时并行处理的请求数量计数电路的计数值成为目标单元能处理的可同时并行处理的请求数量以下地控制响应包发送数。通过该控制，能动态地将可同时并行处理的请求数量变更为适当的数，从而抑制发行请求包到取得响应包的最大等待时间。[2]在项1中，上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器时，上述发起单元读出上述可同时并行处理的请求数量寄存器的值，并控制请求包发送数，以使上述读出的值为上述可同时并行处理的请求数量计数电路的计数值以下。据此，按照上述可同时并行处理的请求数量寄存器中设定的值，能控制上述请求包发送数。-->[3]在项1中，上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器时，上述发起单元在上述可同时并行处理的请求数量寄存器中设定可同时并行处理的请求数量，并控制请求包发送数，以使上述设定的值为上述可同时并行处理的请求数量计数电路的计数值以下。据此，发起单元在上述可同时并行处理的请求数量寄存器设定所需的值，能控制上述请求包发送数。[4]在项1中，上述发起单元使用与请求包相同的传送路线对上述目标单元发送中断包，上述目标单元根据接收的中断包，生成中断信号。据此，关于对从发起单元一侧向目标单元一侧发行的中断请求的中断响应性的等待时间，也能可变控制。[5]在项1中，上述目标单元使用与响应包相同的包传送路线对上述发起单元发送中断包，上述发起单元根据接收的中断包，生成中断信号。据此，关于对从目标单元一侧对发起单元一侧发送的中断请求的中断响应性的等待时间，也能可变控制。[6]在项2或3中，上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包的数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包的数据的缓冲器的电力供给。据此，能有助于响应请求包的目标单元的低耗电。[7]在项2或3中，上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包的数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包的数据的缓冲器的时钟供给。据此，能有助于响应请求包的目标单元的低耗电。[8]在项1中，上述发起单元对上述目标单元供给用于将请求包译码的第一密钥和用于将响本文档来自技高网...

【技术保护点】
一种数据处理系统，包括：具有发起单元的第一半导体集成电路；具有目标单元的第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中：　上述发起单元具有对已发送的请求包的数量和接收到的响应包的数量的差分值即可同时并行处理的请求数量进行计数的可同时并行处理的请求数量计数电路，并控制请求包发送数量，以使上述可同时并行处理的请求数量计数电路的计数值为目标单元能处理的可同时并行处理的请求数量以下。

【技术特征摘要】
JP 2007-8-31 2007-2250301.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元的第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:上述发起单元具有对已发送的请求包的数量和接收到的响应包的数量的差分值即可同时并行处理的请求数量进行计数的可同时并行处理的请求数量计数电路，并控制请求包发送数量，以使上述可同时并行处理的请求数量计数电路的计数值为目标单元能处理的可同时并行处理的请求数量以下。2.根据权利要求1所述的数据处理系统，其中:上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器，上述发起单元读出上述可同时并行处理的请求数量寄存器的值，并控制请求包发送数量，以使上述读出的值为上述可同时并行处理的请求数量计数电路的计数值以下。3.根据权利要求1所述的数据处理系统，其中:上述目标单元具有保持能处理的可同时并行处理的请求数量的可同时并行处理的请求数量寄存器，上述发起单元在上述可同时并行处理的请求数量寄存器中设定可同时并行处理的请求数量，并控制请求包发送数量，以使上述设定的值为上述可同时并行处理的请求数量计数电路的计数值以下。4.根据权利要求1所述的数据处理系统，其中:上述发起单元使用与请求包相同的传送路径来向上述目标单元发送中断包，上述目标单元根据接收到的中断包来生成中断信号。5.根据权利要求1所述的数据处理系统，其中:上述目标单元使用与响应包相同的包传送路径来向上述发起单元发送中断包，上述发起单元根据接收到的中断包来生成中断信号。6.根据权利要求2或3所述的数据处理系统，其中:上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的电力供给。7.根据权利要求2或3所述的数据处理系统，其中:上述目标单元具有能保持与上述可同时并行处理的请求数量寄存器中保持的最大可同时并行处理的请求数量对应的数量的信息包数据的多个缓冲器，切断向没有必要保持与上述可同时并行处理的请求数量寄存器中保持的可同时并行处理的请求数量对应的数量的信息包数据的缓冲器的时钟信号供给。8.根据权利要求1所述的数据处理系统，其中:上述发起单元向上述目标单元供给用于对请求包进行译码的第一密钥和用于对响应包进行加密的第二密钥；上述目标单元使用上述第一密钥对接收到的请求包进行译码，并使用上述第二密钥对要发送的响应包进行加密。9.一种数据处理系统，包括:具有发起单元的第一半导体集成电路；具有目标单元的第二半导体集成电路；以及连接上述发起单元和上述目标单元的接口信号线，上述发起单元将请求包发送给上述目标单元，上述目标单元将响应包发送给上述发起单元，据此来进行包基的分割处理连接，其中:上述发起单元具有对已发送的读访问请求包的数量和接收到的读访问响应包的数量的差分值即可同时并行处理的读请求数量进行计数的可同时并行处理的读请求数量计数电路，并控制读访问请求包的发送数量，以使...

【专利技术属性】
技术研发人员：野野村到，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]