本公开涉及时钟发生的装置和方法。时钟和数据恢复(CDR)系统可以使用与恢复数据速率同步的一个或多个时钟信号。通过累加在数据过采样速率的抖动调谐计数器值，在多个恢复数据速率并与恢复数据速率同步的多个单比特信号可以精确地产生，同时利用全范围的累加器。这多个时钟信号可用于CDR系统中的各种模块及并入CDR系统的收发信机系统中的其它模块。
【技术实现步骤摘要】
本专利技术一般涉及电子电路，尤其是时钟产生。
技术介绍
电子系统(诸如，收发器和接收器)可以具有基于晶体在固定频率的系统时钟信号，还可以使用各种频率的多个时钟信号。此外，由于收发器执行诸如时钟和数据恢复(CDR)的功能，数据速率的倍数的时钟信号可以提供时钟信号的多样化和数据速率兼容，以便这样的电子系统中的进一步处理。
技术实现思路
—个实施例包括装置，包含抖动电路，经配置成在第一值和第二值之间反复切换以产生调谐字，其中该抖动电路被配置为以第一时钟信号的第一时钟频率切换，其中所述第一时钟信号由时钟和数据恢复(CDR)系统产生，以及累加器，经配置以添加所述调谐字和之前的累加器输出值以产生在第二时钟信号的第二时钟频率的新累加器输出值，其中所述第二时钟信号从晶体振荡器产生。另一实施例包括用于产生时钟的方法，包括:产生第一时钟信号的方法；接收第二时钟信号，在第一值和一个第二值之间反复切换以产生调谐字，其中该切换发生在所述第一时钟信号的第一时钟频率，并添加所述调谐字和之前的累加器输出值以产生在所述第二时钟信号的第二时钟频率的新累加器输出值。另一实施例包括用于产生时钟的装置，该装置包括:装置，用于产生第一时钟信号；装置，在第一值和一个第二值之间反复切换以产生调谐字，其中该切换发生在第一时钟信号的第一时钟频率，和装置，用于添加调谐字和之前的累加器输出值以产生在第二时钟信号的第二时钟频率的新累加器输出值。【附图说明】在本文中提供这些附图和相关描述以说明本专利技术的实施例，并不旨在进行限制。图1A是示出示例时钟和数据恢复(CDR)系统的示意性框图，其包括根据一个实施例的示例时钟发生系统。图1B是示出收发信机系统示意框图，其包括根据一个实施例的另一示例时钟发生系统。图1C是示出图1A的示例时钟产生系统的示意性框图。图2是示出根据一个实施例的示例时钟发生系统的一部分的示意框图。图3是示出根据一个实施例的示例时钟发生系统的另一部分的示意性框图。图4A是示出根据一个实施例的时钟发生系统的示例实施方式的示意性框图。图4B是示出根据另一实施例的时钟发生系统的示例实施方式的示意性框图。图4C是示出根据另一实施例的时钟发生系统的示例实施方式的示意性框图。图5是示出根据一个实施例的示例时钟发生的时序图。图6是示出根据一个实施例的示例时钟发生系统的性能的曲线图。图7是示出根据一个实施例的由示例时钟发生系统产生的频率范围的图表。【具体实施方式】新颖的系统、设备和方法的各个方面下文全面参考附图进行描述。但是，本公开可体现为许多不同的形式，并且不应被解释为限于贯穿本公开中提出的任何特定结构或功能。而是，提供这些方面以使得本公开将是彻底的和完整的，并且对于本领域技术人员充分地传达本公开的范围。根据本文的教导，本领域技术人员应了解:本公开的范围旨在涵盖新颖系统、装置和本文公开的方法的任何方面，无论其是独立实现的还是结合任何其它方面。例如，一种装置可以被实现，或一种方法可使用任何数目的本文所阐述的方面来实施。此夕卜，除了或不同于本文所阐述的各种方面实施的装置或方法，该范围旨在涵盖使用其它结构、功能或者结构和功能。但是应当理解，本文公开的任何方面可以由权利要求的一个或多个要素来体现。尽管具体的方面在本文中描述，这些方面的许多变化和置换落入本公开的范围之内。虽然提及优选方面的一些益处和优点，本公开的范围并不意在限于特定益处、用途或目标。相反，本公开的方面旨在广泛适用于不同的有线和无线技术、系统配置、网络，包括光纤网络、硬盘和传输协议，其中的一些以举例的方式在附图和优选方面的以下描述示出。详细描述和附图仅仅是说明性的公开内容，而不是限制性的，本公开的范围由所附权利要求及其等同物限定。时钟和数据恢复(CDR)系统进行数据通信，而无需单独的时钟信号。相反，当接收数据时，时钟信号中嵌入数据流和CDR恢复时钟信号。通过以数据过采样速率累加抖动调谐计数器值，在恢复数据速率的倍数并与数据流同步的多个单位信号可以精确地产生，并同时利用全范围的累加器。多个时钟信号可以用于CDR系统的各种模块及并入CDR系统的收发信机系统的其它模块中。参考图1A，下面将描述示出了示例时钟和数据恢复(CDR)系统的示意性框图，其包括示例时钟产生系统。示出的系统100包括⑶R模块110、数据速率校正模块112、分数数据速率支持模块114和时钟发生系统150。时钟发生系统150可以包括⑶R时钟使能发生器106和时钟栅单元108。系统100可以在诸如网络设备的系统内实现，例如，以获取和跟踪受到各种调制方案之一调制的数据流。根据在离散频率中表示的数字电平的数目，实施例的调制方案包括2-FSK、或二进制FSK、3-FSK或三元FSK和4-FSK。系统100还可以具有基于晶体的频率的系统时钟信号master_clk，提供时钟信号到例如CDR时钟使能发生器106和时钟门单元108。在一些实施例中，其他电路(诸如，过采样滤波器、解调器、或串行器)可用于代替⑶R模块110，其也在以下图1B描述。⑶R模块110执行时钟和数据恢复。⑶R模块110可接收由时钟产生系统150产生的xN dr_clk信号，以及其他。在一些实施例中，⑶R模块110可以被配置为接收具有不同频率的多个xN dr_clk信号，诸如据速率x32、数据速率x64等等。⑶R模块110可包括各种内部模块，用于时钟和数据恢复。CDR模块110可以具有执行时钟恢复的CDR数控振荡器(NCO)。在其他中，CDR NCO可以接收数据序列，并产生rx_clk信号和rx_data信号，这是⑶R模块110的输出。rx_clk信号是与数据序列同步的恢复时钟信号，以及rx_data信号是基于所述数据序列的恢复数据信号。所述rx_clk信号可以通过基于CDR NCO的内部计数器值产生50%的占空比的时钟信号而产生。例如，该rx_clk信号可以被设置为对于⑶R NCO计数器期间的前半部为低以及⑶R NCO计数器周期的后半部为高。⑶R模块110还可以包括附加模块，诸如相位检测和复位模块、PLL滤波器和/或与⑶R NCO—起工作的模块化信号采集和检测模块。⑶R模块110可以根据需要输出reset_nco信号和msr_phi信号，用于例如相位检测和复位模块。在一些实施例中，当⑶R模块110和上面讨论的其他模块协同数据速率校正模块112和分数数据速率支持模块114工作时，⑶R模块110的⑶R NCO的内部计数器可以被编程、复位和/或调整，其特征在下面进一步描述。数据速率校正模块112可根据输入数据速率调整编程的数据速率。在其他中，数据速率校正模块112取入相位信号、诸如ki和kt的增益参数，和data rate信号，如图1A所示。在一些实施例中，数据速率校正模块112可包括累加器、比例控制器和积分控制器。累加器接收相位信号mSr_phi，并累积相位信号以产生误差信号。误差信号然后通过比例-积分(PI)控制器以生成数据速率调整值，其中所述比例和积分控制器具有诸如ki和kt的增益参数。数据速率调整值被添加到data rate信号以产生data ratecorrected信号，这是数据速率校正模块112的输出。在一个实施例中，数据速率校正模块112还可以具有缩放块以产生定本文档来自技高网...
【技术保护点】
一种装置，包括：抖动电路，配置为在第一值和第二值之间反复切换以产生调谐字，其中所述抖动电路被配置为以第一时钟信号的第一时钟频率切换，其中，所述第一时钟信号从时钟和数据恢复(CDR)系统产生；和累加器，经配置以添加所述调谐字和之前的累加器输出值以产生在第二时钟信号的第二时钟频率的新累加器输出值，其中所述第二时钟信号从晶体振荡器产生。
【技术特征摘要】
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【专利技术属性】
技术研发人员：M·K·卡恩，K·J·穆尔瓦尼，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛;BM
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