一种多通道LDPC码的复用译码器制造技术

本发明专利技术适用于纠错码技术领域，提供了一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器、n个FIFO、选通器、分路器、译码器状态机和通道号FIFO；n个解交织器分别与选通器、译码器状态机相连，将输入的数据进行解交织，并将解交织后的去交织数据从输入数据的时钟域转换到高频时钟域并输出到选通器；LDPC译码器分别与选通器、译码器状态机、分路器相连，分路器分别与LDPC译码器、译码器状态机、n个FIFO相连；LDPC译码器将去交织数据进行译码，并输出就绪信号给译码器状态机；译码器状态机分别与n个解交织器、通道号FIFO相连接，控制与通道号i对应的解交织器输出解交织后的数据，通过选通器发送给LDPC译码器进行译码。所述的复用译码器能节约硬件资源。

【技术实现步骤摘要】

本专利技术设及纠错码
，尤其设及一种多通道LDPC码的复用译码器。
技术介绍
通信系统中为了能够实现可靠的数据传输，通常需要前向纠错码（ForwardError Correction,阳C)，在给定信噪比（SIGNAL-NOISERATIO,SNR)的传输信道中，依据香农理 论其信道容量C是有限的，I，单位是bit/s。为了能够达到香农理论所提 出的信道容量C的极限，人们展开了对信道编码的研究，在众多信道编码中，尤WLDP"Low DensityParity化eckCode,低密度奇偶校验码）码的性能非常接近香农极限，同时，LDPC 编码比较容易实现，LDPC解码采用置信传播迭代算法度eliefPropagation,B巧其解码复 杂度也是可W接受的，能够在现有的硬件水平上实现。 传统的单通道LDPC译码是将解交织器11、LDPC译码器12和FIFO(FirstI吨Ut FirstOu化ut，先入先出队列）13分别连接起来，如图1所示。当遇到多通道时，现有的一 般会将多个单通道的硬件进行复制多份，从而变成多通道。但是运样不仅会消耗大量的硬 件资源，还可能导致在实际的工程中难W实现。当随着通道数的增加，将存在复杂度高、资 源占用大、效率低等问题的出现，从而阻碍了LDPC的广泛应用。
技术实现思路
本专利技术所要解决的技术问题在于提供一种多通道LDPC码的复用译码器，旨在解 决现有技术中进行多通道传输出现的硬件资源占用大、效率低等问题。 阳0化]本专利技术是运样实现的，一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器和n个FIFO,所述复用译码器还包括选通器、分路器、译码器状态机和通道号FIFO; 所述n个解交织器的输入均为输入数据、输入数据的时钟信号和高频时钟信号， n个所述输入数据的时钟信号还分别输入到相应的所述n个FIFO的输入端，所述n个解交 织器的输出端与所述选通器的输入端相连接，用于将输入数据进行解交织，并将解交织后 得到的去交织数据从输入数据的时钟域转换到高频时钟域，输出到所述选通器，所述n个 解交织器的输出端还与所述译码器状态机的输入端相连接，用于输出数据帖完成的指示信 号； 所述选通器的输出端与所述LDPC译码器的输入端相连接，所述译码器状态机的 输出端与所述选通器的输入端相连接，所述选通器由输入的通道号i来进行选通控制，用 于将与通道号i对应通道的数据帖输出给所述LDPC译码器，其中i= 1、2、3……n; 所述LDPC译码器的输出端分别与所述译码器状态机的输入端、所述分路器的输 入端相连接，所述LDPC译码器将解交织后的去交织数据进行译码，并将译码后得到的解码 数据输出给所述分路器，译码后同时输出一个就绪信号给所述译码器状态机； 所述译码器状态机分别与所述n个解交织器、所述选通器、所述通道号FIFO、所述 LDPC译码器、所述分路器相连接，当接收到所述LDPC译码器发出的就绪信号时，根据存入 的先后顺序从所述通道号FIFO中读取一个通道号i，并根据通道号i控制所述选通器进行 选通，输出开始解交织信号给与通道号i相对应的解交织器，使相应的解交织器开始输出 去交织数据到所述选通器；并根据通道号i控制所述分路器进行选通； 所述通道号FIFO用于根据所述n个解交织器的输入数据存满一个数据帖的先后 顺序存储所述解交织器对应的通道号i; 所述分路器用于根据接收到的通道号i将相应的数据通道选通，并将接收到的解 码数据进行输出； 所述n个FIFO分别与所述分路器的n个输出端相连接，将所述分路器选通输出的 解码数据存入FIFO中，并从高频时钟域转换到输入数据的时钟域，输出解码数据和数据使 能。 进一步地，所述复用译码器还包括锁相环和晶振，所述锁相环的输入端与所述晶 振的输出端相连接，所述锁相环的输出端分别与所述n个解交织器、所述选通器、所述LDPC 译码器、所述分路器、所述n个FIFO的输入端相连接，用于向所述n个解交织器、所述选通 器、所述LDPC译码器、所述分路器、所述n个FIFO输入所述高频时钟信号。 进一步地，所述高频时钟信号的频率大于所述n个解交织器的输入数据的时钟信 号的频率总和。 本专利技术与现有技术相比，有益效果在于：所述的多通道LDPC码的复用译码器使用 译码器状态机对LDPC译码器的译码状态进行监控，通道号FIFO用于根据所述n个解交织 器的输入数据存满一个数据帖的先后顺序存储所述解交织器对应的通道号i，使在只使用 一个LDPC译码器的情况下，让LDPC译码器能够根据各通道输入数据的情况，来依次处理不 同通道的数据帖，从而实现多通道的数据译码，并节约了硬件资源。【附图说明】 图1是现有技术提供的单通道的LDPC译码器的逻辑框图； 图2是本专利技术实施例提供的多通道LDPC码的复用译码器的逻辑框图。【具体实施方式】[001引为了使本专利技术的目的、技术方案及优点更加清楚明白，W下结合附图及实施例，对 本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用W解释本专利技术，并 不用于限定本专利技术。 如图2所示，为本专利技术一较佳的实施例，一种多通道LDPC码的复用译码器，包括n 个解交织器、LDPC译码器22、n个FIFO、选通器21、分路器23、译码器状态机24和通道号FIFO25。11个解交织器分别为解交织器1、解交织器2、解交织器3……解交织器n，n个FIFO 分别为FIFOl、FIF02、FIF03......FIFOn。 n个解交织器的输入为输入数据data_in、data_in巧]、data_in......data_ in、输入数据的时钟信号clk、C化巧]、clk……clk和高频时钟信号clk_F。 n个输入数据的时钟信号C化、C化巧]、C化......C化还分别输入到相应的n个 FIFO的输入端，比如，时钟信号C化输入到FIF01、时钟信号C化输入到FIF02…… 时钟信号clk输入到FIR)n。n个解交织器的输出端与选通器21的n个输入端相连 接，用于将输入数据data_in、data_in|!2]、data_in......data_in进行解交织， 并将解交织后得到的去交织数据data_deinte;rleave、data_deinte;rleave、data_ deinterleave......data_deinte;rleave从输入数据的时钟域转换到高频时钟域， 并输出到选通器21。n个解交织器的输出端还与译码器状态机24的输入端相连接，用于 输出数据帖完成的指示信号frame_done、frame_done、frame_done......frame_ done。 选通器21的输出端与LDPC译码器22的输入端相连接，译码器状态机24的输出 端与选通器21的输入端相连接。选通器21用译码器状态机24输入的通道号i来进行选 通控制，用于将与通道号i对应通道的去交织数据data_deinte;rleave输出给LDPC译 码器 22,其中i= 1、2、3......n。 LDPC译码器22的输出端分别与译码器状态机24的输入端、分路器23的输入端相 连接，LDPC译码器22将选通器21输出的去交织数据data_deinterl本文档来自技高网...

【技术保护点】
一种多通道LDPC码的复用译码器，包括n个解交织器、LDPC译码器和n个FIFO，其特征在于，所述复用译码器还包括选通器、分路器、译码器状态机和通道号FIFO；所述n个解交织器的输入均为输入数据、输入数据的时钟信号和高频时钟信号，n个所述输入数据的时钟信号还分别输入到相应的所述n个FIFO的输入端，所述n个解交织器的输出端与所述选通器的输入端相连接，用于将输入数据进行解交织，并将解交织后得到的去交织数据从输入数据的时钟域转换到高频时钟域，输出到所述选通器，所述n个解交织器的输出端还与所述译码器状态机的输入端相连接，用于输出数据帧完成的指示信号；所述选通器的输出端与所述LDPC译码器的输入端相连接，所述译码器状态机的输出端与所述选通器的输入端相连接，所述选通器由输入的通道号i来进行选通控制，用于将与通道号i对应通道的数据帧输出给所述LDPC译码器，其中i＝1、2、3……n；所述LDPC译码器的输出端分别与所述译码器状态机的输入端、所述分路器的输入端相连接，所述LDPC译码器将解交织后的去交织数据进行译码，并将译码后得到的解码数据输出给所述分路器，译码后同时输出一个就绪信号给所述译码器状态机；所述译码器状态机分别与所述n个解交织器、所述选通器、所述通道号FIFO、所述LDPC译码器、所述分路器相连接，当接收到所述LDPC译码器发出的就绪信号时，根据存入的先后顺序从所述通道号FIFO中读取一个通道号i，并根据通道号i控制所述选通器进行选通，输出开始解交织信号给与通道号i相对应的解交织器，使相应的解交织器开始输出去交织数据到所述选通器；并根据通道号i控制所述分路器进行选通；所述通道号FIFO用于根据所述n个解交织器的输入数据存满一个数据帧的先后顺序存储所述解交织器对应的通道号i；所述分路器用于根据接收到的通道号i将相应的数据通道选通，并将接收到的解码数据进行输出；所述n个FIFO分别与所述分路器的n个输出端相连接，将所述分路器选通输出的解码数据存入FIFO中，并从高频时钟域转换到输入数据的时钟域，输出解码数据和数据使能。...

【技术特征摘要】

【专利技术属性】
技术研发人员：余佳，苏洪涛，
申请(专利权)人：深圳市统先科技股份有限公司，
类型：发明
国别省市：广东;44