半导体装置制造时的低热预算方案制造方法及图纸

本发明专利技术涉及半导体装置制造时的低热预算方案，在本发明专利技术的态样中，揭露的是形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间，以及具有非晶区的中间半导体装置结构是设于制造期间的早期阶段。本文中，闸极结构是设于半导体基底上方，并且非晶区是毗连闸极结构而成。源极/汲极扩展区或源极/汲极区是在非晶区中形成。在一些描述性具体实施例中，可将氟植入非晶区内。在形成源极/汲极扩展区及/或源极/汲极区后，进行快速热退火程序。

【技术实现步骤摘要】
半导体装置制造时的低热预算方案
本揭露是关于半导体装置制造时的低热预算方案，并且更尤指用于改良先进半导体装置结构效能的最佳化低热预算方案。
技术介绍
藉由不断努力驱动比例缩小个别电路组件的特征尺寸，持续以许多方式改良集成电路用的制程。目前，以及在可预见的未来，大多数集成电路是基于硅装置，原因在于硅基底的高可用性、以及过去数十年已开发建置良好的制程技术。开发堆积密度增加且效能增强的集成电路，其关键议题在于如MOS晶体管组件的晶体管组件的比例化，用以提供可需用于生产现代CPU类及内存装置的大量晶体管组件。制造具有缩小尺寸的场效晶体管时的一项重要态样为栅极电极的长度，其控制隔开晶体管源极与漏极区的导电信道的形成。比例缩小化晶体管的另一态样是改良频率响应，其与1/L成比例，L为栅极长度。再者，减小信道长度与栅极氧化物厚度提升晶体管的电流驱动。在晶体管组件中，源极与漏极区是由导电半导体区提供，相较于周围结晶主动区(例如基底或井区)中的掺质，导电半导体区包括导电性类型相反的掺质。一旦对布置于主动区上的栅极电极施加够高的电压信号，即在介于源极与漏极区之间的结晶主动区中诱发导电区。虽然已为了获得更小且更快的晶体管组件而缩减栅极长度，然而，事实证明，要在栅极长度缩减下维持适当的晶体管效能，仍额外牵涉多项议题。为了在半导体基底的特定区域中实现特定的掺质浓度分布，许多前段(FEOL)制程涉及布植程序。然而，将高剂量掺质引进结晶基底区内，在晶体结构中产生严重损坏，并因此一般需要一或多个退火周期，用于修复晶体损坏，同时也活化掺质。例如，布植硼的电活化在500℃的温度下相对最大，掺质是在此时加入且损坏得以修复。温度提升导致缺陷处掺质累积增加，而一旦温度再提升，即出现掺质适当并入现象。然而，除了掺质活化及晶体损坏修复外，掺质扩散也在退火程序期间出现。本文中，掺质扩散随着温度提升而提升，导致掺质分布在高温下「模糊(blurring)」。为了界定关键的晶体管特性，如扩展区与栅极电极之间的重叠，掺质扩散可有助益。在漏极与源极区的其它区域中，掺质扩散可不理想，诸如在较深横置部位中，扩散可降低PN接面区处的掺质浓度，藉以降低这些区域附近的导电性。因此，一方面，高退火温度鉴于高度掺质活化、布植诱发型晶格损坏的再结晶、以及扩展区浅区处的所需扩散，而可理想，而另一方面，退火程序的持续时间应该短，为的是限制较深漏极与源极区中掺质扩散的程度，这可降低各别PN接面处的掺质梯度，并且也降低因平均掺质浓度降低导致的总体导电性。再者，退火程序期间非常高的温度对栅极绝缘层有负作用，并且降低其可靠度。亦即，高退火温度可令栅极绝缘层退化，并且影响其介电特性，造成漏电流增加、崩溃电压降低等等。因此，至于高度先进的晶体管，理想掺质分布的位置、形状及维持，对于界定装置最终效能，尤其是重要的特性，因为漏极与源极接触部之间导通路径的总体串联电阻，可代表用于判断晶体管效能的主导部分。传统的快速热退火(RTA)程序，按照习知，是藉由将整个载体材料加热至所需温度予以进行。或者另一种选择，也已应用照射式退火技术，其导致非平衡状况，其中高量功率是在极短时段内所供应，藉以提供所需的极高温度。在先进制造体制下，传统RTA程序常藉由先进照射式退火程序予以补充或取代，为的是要获得高度掺质活化及再结晶主动区。然而，半导体装置比例缩小激烈的高集积度电路中，基于控制良好的掺质扩散调整有效信道长度变得愈来愈困难，如以上所指出。由于上述所属领域的状况不符合先进半导体装置的要求，有必要对FEOL提供最佳化处理流程，这允许在尖端半导体装置内实现界定良好的掺质分布。希望提供形成半导体装置的方法，其提供显示改良型效能的半导体装置或中间半导体装置结构，尤其是在运用高k材料时，而无需在现有的处理流程内引进复杂的额外程序。
技术实现思路
下文介绍简化的
技术实现思路
，用以对本专利技术的若干态样有基本的了解。本摘要不是本专利技术的详尽概观。目的在于识别本专利技术的主要或关键组件，或叙述本专利技术的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。在一些态样中，本揭露提供形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间。在其它态样中，具有非晶区的中间半导体装置结构是提供于制造期间的早期阶段。在本揭露的一态样中，提供制造半导体装置的方法。在一些描述性具体实施例中，本方法包括在半导体基底上方提供栅极结构、进行用于形成毗连栅极结构的非晶区的预非晶化布植程序、进行用于在非晶区中形成源极/漏极扩展区的第一布植程序、以及进行用于在非晶区中形成源极/漏极区的第二布植程序。在本揭露的另一态样中，提供制造半导体装置的方法。在一些描述性具体实施例中，本方法包括在半导体基底上方提供栅极结构，进行用于形成毗连栅极结构的非晶区的预非晶化布植程序，进行用于在非晶区中形成源极/漏极扩展区的第一布植程序，进行用于在非晶区中形成源极/漏极区的第二布植程序，进行用于将氟植入非晶区内的第三布植程序，以及在非晶区中形成源极/漏极区后进行快速热退火程序。在本专利技术的又一个态样中，提供中间半导体装置结构。在一些描述性具体实施例中，中间半导体装置结构包括布置于半导体基底上方的栅极结构、毗连于栅极结构而形成的间隔物结构、毗连于栅极结构各侧而形成的非晶区、与栅极结构对准的非晶区、形成于非晶区内的源极/漏极扩展区、以及形成于非晶区内的源极/漏极区。附图说明图1a至图1d根据本揭露的一些描述性具体实施例，概要描述制造期间各个阶段的半导体装置剖面图，以供基于低热预算处理流程形成漏极与源极区。图2a至图2c根据本揭露的一态样，概要描述本揭露的各个描述性具体实施例，以供将氟植入NMOS装置内。图3a至图3d根据涉及高与低热预算的处理流程，概要描述半导体装置关闭电流(IODD)对饱和电流(IDSAT)特性的图解关系。主要组件符号说明100半导体装置101基底102半导体层103埋置型绝缘层104栅极绝缘层105栅极电极106信道区106L所需有效信道长度107间隔物衬垫108D漏极与源极区108E源极/漏极扩展区109非晶区110预非晶化布植程序111间隔物组件112包封层113第二间隔物结构114第二布植程序115退火程序200半导体装置200'NMOS装置200”NMOS装置201基底202半导体层203埋置型绝缘层204栅极绝缘层205栅极电极206信道区207间隔物衬垫208D源极与漏极区208E源极/漏极扩展区209非晶区211间隔物组件212衬垫材料213第二间隔物结构220第三布植程序220'第三布植程序220”第三布植程序Da深度。具体实施方式将搭配附图参照底下说明了解本揭露，其中相称的参考组件符号视为相称的组件。尽管本文所揭示的专利标的(subjectmatter)易受各种改进和替代形式所影响，其特定具体实施例仍已藉由图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本专利技术于所揭露的特殊形式，相反地，用意在于含括落于如权利要求书所界定本专利技术精神与范畴内的所有改进、均等件、以及替代。下面说明本专利技术的各个描述性具体实施例。为了澄清，本说明书未说明实际实现本文档来自技高网...

【技术保护点】
一种制造半导体装置的方法，其包括：在半导体基底上方提供闸极结构；进行用于形成毗连该闸极结构的非晶区的预非晶化布植程序；进行用于在该等非晶区中形成源极/汲极扩展区的第一布植程序；以及进行用于在该等非晶区中形成源极/汲极区的第二布植程序。

【技术特征摘要】
2013.03.15 US 61/791,956;2014.02.20 US 14/184,8631.一种制造半导体装置的方法，其包括：在半导体基底上方提供栅极结构；进行用于形成毗连该栅极结构的非晶区的预非晶化布植程序；进行用于在所述非晶区中完整地形成源极/漏极扩展区的第一布植程序；进行用于在所述非晶区中完整地形成源极/漏极区的第二布植程序；以及在形成所述源极/漏极区之后进行快速热退火程序，其中，在提供该栅极结构与进行该快速热退火程序之间进行的处理步骤都不具有大于450℃的温度。2.如权利要求1所述的方法，其特征在于，在提供该栅极结构与进行该快速热退火程序之间进行的处理步骤都不具有大于400℃的温度。3.如权利要求1所述的方法，其特征在于，该方法更包括在进行该第一布植程序前及/或进行该第二布植程序前，形成在该栅极结构各侧包含间隔物的第一间隔物结构。4.如权利要求3所述的方法，其特征在于，该方法更包括在该第一布植程序后且该第二布植程序前，在该第一间隔物结构上方形成第二间隔物结构。5.如权利要求4所述的方法，其特征在于，形成该第一间隔...

【专利技术属性】
技术研发人员：N·萨赛特，J·亨治尔，T·巴尔策，R·严，A·扎卡，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY