一种调试系统及方法技术方案

本发明专利技术涉及一种调试系统及方法，其中调试系统包括：核簇、数据池、数据采集模块、数据传输模块、时钟管理模块和调试处理模块；核簇包括至少一个IP核，IP核包括至少一个集成元件；时钟管理模块用于产生时钟信号驱动所述IP核中的集成元件和数据采集模块工作；数据采集模块用于采集所述IP核中集成元件的数据获得采样数据，并将所述采样数据通过数据传输模块传输给调试处理模块；调试处理模块用于对接收到的采样数据进行处理，并产生相应的调试数据通过数据传输模块传输给所述数据池；数据池对所述调试数据进行处理，并将处理后的数据加载到对应的所述集成元件的输入。本发明专利技术能够提高调测的效率和准确性。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，其中调试系统包括：核簇、数据池、数据采集模块、数据传输模块、时钟管理模块和调试处理模块；核簇包括至少一个IP核，IP核包括至少一个集成元件；时钟管理模块用于产生时钟信号驱动所述IP核中的集成元件和数据采集模块工作；数据采集模块用于采集所述IP核中集成元件的数据获得采样数据，并将所述采样数据通过数据传输模块传输给调试处理模块；调试处理模块用于对接收到的采样数据进行处理，并产生相应的调试数据通过数据传输模块传输给所述数据池；数据池对所述调试数据进行处理，并将处理后的数据加载到对应的所述集成元件的输入。本专利技术能够提高调测的效率和准确性。【专利说明】
本专利技术涉及芯片测试领域，尤其涉及。
技术介绍
随着摩尔定律逐渐失效和集成电路的特征尺寸接近物理极限，功耗和应用的多样性、产品的推出周期应市场之需进一步缩短，已促使SOC (System on Chip,片上系统)已成为目前主流的集成电路设计方法学。在力争将海量运算量和控制灵活性集于一身时，又要适应某些特殊算法(因为时延太紧或者吞吐量太大，或二者兼而有之)时，DSP配合CPU，在加上某些特殊的硬件加速器，以及各种互联结构和外设IP构成的SOC系统，已成为目前SOC系统的主流设计和实现方法。然而如何对集成有多个DSP、CPU以及多个硬件加速器的SOC芯片进行跟踪和调试，是一个非常棘手的问题。由于所要观测的控制信号繁多，数据信号量太大，所以一般的调测系统难以满足速度和吞吐量的要求，也没有办法进行裁剪，并且现有技术中单独对CPU、DSP和硬件加速器的进行调试，效率非常低，并且不精确。
技术实现思路
本专利技术要解决的主要技术问题是，提供，能够提高调测的效率和准确性。为解决上述技术问题，本专利技术提供一种调试系统，其具体技术方案如下:一种调试系统，其特征在于，包括:核簇、数据池、数据采集模块、数据传输模块、时钟管理模块和调试处理模块；所述核簇包括至少一个IP核，所述IP核包括至少一个集成元件；所述时钟管理模块用于产生时钟信号驱动所述IP核中的集成元件和所述数据采集模块工作；所述数据采集模块用于采集所述IP核中集成元件的数据获得采样数据，并将所述采样数据通过所述数据传输模块传输给所述调试处理模块；所述调试处理模块用于对接收到的采样数据进行处理，并产生相应的调试数据通过所述数据传输模块传输给所述数据池；所述数据池用于对所述调试数据进行处理，并将处理后的数据加载到对应的所述集成兀件的输入。进一步地，所述调试数据至少包括:加载数据和命令参数配置数据中的一种；所述数据池用于对所述加载数据进行预定的数据格式转换，和/或对所述命令参数配置数据进行解析。进一步地，所述数据采集模块包括:多路选择器和用于控制寄存器；所述控制寄存器用于在所述数据池的配置下，产生控制信号给所述多路选择器；所述多路选择器用于根据所述控制信号，选择相应的采样数据传输给所述数据传输模块。进一步地，所述数据传输模块包括:数据缓存模块和总线桥；所述数据缓存模块用于在所述时钟管理模块的驱动下缓存所述数据模块输出的采样数据和所述调试处理模块产生的调试数据；所述总线桥用于在所述时钟管理模块的驱动下在所述数据缓存模块与所述调试处理模块之间传输数据。进一步地，所述数据缓存模块包括第一 FIFO数据缓存器和第一 FIFO缓存控制器；所述第一 FIFO缓存控制器用于控制所述第一 FIFO数据缓存器对采样数据进行缓存和输出；所述第一 FIFO数据缓存器用于在时钟管理模块的驱动下缓存所述数据模块输出的采样数据，并且当产生将满信号时，将将满信号传输到所述时钟管理模块；所述时钟管理模块还用于根据所述将满信号关闭对应的所述集成元件。进一步地，所述数据缓存模块还包括第二 FIFO数据缓存器和第二 FIFO缓存控制器；所述第二缓存控制器用于控制所述第二 FIFO数据缓存器对所述调试数据进行缓存和输出；所述第二 FIFO数据缓存器用于在所述时钟管理模块的驱动下缓存所述调试数据，并且当产生将满信号时，将将满信号传输给所述调试处理模块；所述调试处理模块还用于接收到将满信号后停止发送调试数据给所述第二 FIFO数据缓存器。进一步地，所述IP核包括CUP、DSP和硬件加速器中的至少一种集成元件。同样为解决上述的技术问题本专利技术还提供了一种调试方法，其具体的技术方案如下:一种调试方法，其特征在于，包括以下步骤:在时钟管理模块的驱动下采集核簇中至少一个IP核中的至少一个集成元件的数据获得采样数据；对采样数据进行处理产生相应的调试数据；对所述调试数据进行处理，将处理后的调试数据加载到对应的所述集成元件的输入。进一步地，所述采集核簇中至少一个IP核中的至少一个集成元件的数据之后，对采集到的数据进行处理之前还包括:根据接收的控制信号选择出相应的采样数据。进一步地，所述调试数据至少包括:加载数据和命令参数配置数据中的一种；所述对所述调试数据进行处理具体包括:对所述加载数据进行预定的数据格式转换，和/或解析所述命令参数配置数据。本专利技术的有益效果是:本专利技术提供的能够有效的对多核集成电路进行调测。在设置由多核组成的核簇，可以实现对统一的对IP核中的集成元件进行调测，解决多核调测的问题；设置时钟管理模块，是系统的中的各个模块在均在时钟管理模块的控制下工作，可以提高了系统的调测速度降低能耗；在数据采集模块中设置多路选择器，可以根据需求配置选择需要测试的采样信号；设置数据缓存模块用来缓存调测数据和采样数据，便于提高调测的稳定性和准确性，同时在数据缓存模块中设置第一 FIFO缓存器，并将其将满信号传输给时钟管理模块进行处理，可以实现动态调测功能。【专利附图】【附图说明】图1为本专利技术实施例调试系统的一种结构示意图；图2为本专利技术实施例中核簇的结构示意图；图3为本专利技术实施例中数据采集模块对信号采样的示意图；图4为本专利技术实施例数据池下行数据的格式表；图5为本专利技术实施例中数据采集模块的结构示意图；图6为本专利技术实施例调试系统的另一种结构示意图图7为本专利技术实施例中数据缓存模块的结构示意图；图8为本专利技术实施例中时钟管理模块的结构示意图；图9为本专利技术实施例中总线桥的结构示意图；图10为本专利技术实施例调试方法的流程图。【具体实施方式】下面通过【具体实施方式】结合附图对本专利技术作进一步详细说明。本实施例描述的调试系统，如图1所示，包括:核簇、数据池、数据采集模块、数据传输模块、时钟管理模块和调试处理模块，这6个模块配合完成调试,其中:所述核簇包括至少一个IP核,所述IP核包括至少一个集成元件；所述时钟管理模块用于产生时钟信号驱动所述IP核中的集成元件和所述数据采集模块工作；所述数据采集模块用于采集所述IP核中集成元件的数据获得采样数据，并将所述采样数据通过所述数据传输模块传输给所述调试处理模块；所述调试处理模块用于对接收到的采样数据进行处理，并产生相应的调试数据通过所述数据传输模块传输给所述数据池；所述数据池用于对所述调试数据进行处理，并将处理后的数据加载到对应的所述集成元件的输入。本实施例的调试系统可以对各种集成电路进行调试，比较对SOC芯片进行调试。核簇是本实施例的调试跟踪对象,核簇的组成很灵活,包括多个IP核,其中IP核内可以集成多个集成元件，以SOC芯片为例，一个I本文档来自技高网...

【技术保护点】
一种调试系统，其特征在于，包括：核簇、数据池、数据采集模块、数据传输模块、时钟管理模块和调试处理模块；所述核簇包括至少一个IP核，所述IP核包括至少一个集成元件；所述时钟管理模块用于产生时钟信号驱动所述IP核中的集成元件和所述数据采集模块工作；所述数据采集模块用于采集所述IP核中集成元件的数据获得采样数据，并将所述采样数据通过所述数据传输模块传输给所述调试处理模块；所述调试处理模块用于对接收到的采样数据进行处理，并产生相应的调试数据通过所述数据传输模块传输给所述数据池；所述数据池用于对所述调试数据进行处理，并将处理后的数据加载到对应的所述集成元件的输入。

【技术特征摘要】

【专利技术属性】
技术研发人员：党君礼，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东;44