包括金属-硅-氮化物图案的半导体器件及其形成方法技术

一种半导体存储器件可以包括横过器件的场隔离区并且横过器件的有源区的第一导电线，其中，第一导电线能包括掺杂的第一导电图案、第二导电图案和在第一和第二导电图案之间的金属硅氮化物图案并且能配置为在金属硅氮化物图案与第一导电图案的下界面处提供接触，以及配置为在金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。

【技术实现步骤摘要】

专利技术构思涉及半导体及其形成方法的领域。
技术介绍
半导体器件中的图案的宽度和间距已经减小，以提供高度集成。精细的图案会需要新的曝光技术和/或高成本的曝光技术，因为实现更高度的集成是困难的。
技术实现思路
根据本专利技术构思的实施例可以提供包括金属硅氮化物图案的半导体器件及其形成方法。依据这些实施例，一种半导体存储器件可包括横过器件的场隔离区并且横过器件的有源区的第一导电线，其中，第一导电线可包括掺杂的第一导电图案、第二导电图案和在第一和第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案可以配置为在金属硅氮化物图案与第一导电图案的下界面处提供接触，以及配置为在金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。在根据本专利技术构思的一些实施例中，第一导电线横过在所述器件的单元阵列区中的场隔离区和有源区，其中，该器件还可包括第二导电线，其横过在器件的外围区中的场隔离区和有源区，其中，第二导电线在外围区中可包括掺杂的第三导电图案、第四导电图案和在第三和第四导电图案之间的金属硅氮化物图案，该金属硅氮化物图案可配置为在金属硅氮化物图案与第三导电图案的下界面处提供接触，以及在金属硅氮化物图案与第四导电图案的上界面处提供扩散屏障。在根据本专利技术构思的一些实施例中，第一导电线可包括位线，第二导电线可包括外围栅结构。在根据本专利技术构思的一些实施例中，金属硅氮化物图案可包括金属硅化物，该金属硅化物包括接触。在根据本专利技术构思的一些实施例中，该接触可包括欧姆接触。在根据本专利技术构思的一些实施例中，金属硅氮化物图案可以包括大约30埃至大约70埃的总厚度，第一导电图案包括大约200埃至大约400埃的总厚度。在根据本专利技术构思的一些实施例中，第一导电线可以包括小于大约800埃的总厚度。在根据该本专利技术构思的一些实施例中，第一导电线的总厚度大于大约550埃。在根据该本专利技术构思的一些实施例中，第一导电图案的总厚度为大约350埃。在根据该本专利技术构思的一些实施例中，第二导电图案包括大约300埃的总厚度。在根据该本专利技术构思的一些实施例中，金属硅氮化物图案可以包括为第一导电图案的总厚度的大约10%至大约25%的总厚度。在根据该本专利技术构思的一些实施例中，金属硅氮化物图案的总厚度小于第二导电图案的总厚度，该第二导电图案的总厚度小于第一导电图案的总厚度。在根据该本专利技术构思的一些实施例中，金属硅氮化物图案可以包括对金属硅氮化物图案的总厚度测量的至少大约10atm%的硅浓度。在根据该本专利技术构思的一些实施例中，硅浓度可以包括邻近上界面测量的大约10atm%至大约30atm%的第一浓度，并且可以包括邻近下界面测量的大约30atm%至大约50atm%的第二浓度。在根据该本专利技术构思的一些实施例中，在整个金属硅氮化物图案中，硅浓度从第一浓度改变为第二浓度。在根据该本专利技术构思的一些实施例中，金属硅氮化物图案可以包括与金属氮化物层交替的硅氮化物层。在根据该本专利技术构思的一些实施例中，金属硅氮化物图案可以包括TiSiN图案。在根据该本专利技术构思的一些实施例中，TiSiN图案可以包括与TiN层交替的SiN 层。在根据该本专利技术构思的一些实施例中，包括在金属硅氮化物图案中的晶粒尺寸可以包括第二导电图案中所包含的晶粒尺寸的大约10%或更少。在根据该本专利技术构思的一些实施例中，在金属硅氮化物图案中的晶体结构可以包括微细晶体结构，该微细晶体结构包括在其间具有间隔的微细金属氮化物子颗粒以及在该间隔中的硅氮化物。在根据该本专利技术构思的一些实施例中，半导体存储器件可以包括动态随机存取存储器(DRAM)，第一导电线包括包含在DRAM的单元阵列区中的掩埋沟道阵列晶体管(BCAT)中的位线。在根据该本专利技术构思的一些实施例中，半导体存储器件可以包括磁随机存取存储器(MRAM)。在根据该本专利技术构思的一些实施例中，半导体存储器件可以包括垂直沟道DRAM。在根据该本专利技术构思的一些实施例中，一种半导体存储器件可以包括横过在器件的外围区中的有源区并且横过在器件的外围区中的器件隔离区的外围栅结构，该外围栅结构可以包括掺杂的第一导电图案、第二导电图案以及在第一导电图案与第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在金属硅氮化物图案与第一导电图案的下界面处提供接触，以及在金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。在根据该本专利技术构思的一些实施例中，动态随机存取存储(DRAM)器件可以包括在基板中限定有源区的器件隔离区。第一掺杂区可以在基板的位于成对的第二掺杂区之间的有源区中，该成对的第二掺杂区在基板的有源区中。埋入的单元栅结构可以在基板的单元阵列区中并在成对的第二掺杂区之间，其中埋入的单元栅结构通过第一掺杂区彼此分开。层间绝缘层可以在基板上。位线可以在第一掺杂区上的层间绝缘层中，其中该位线包括掺杂的第一导电图案、第二导电图案和在第一导电图案与第二导电图案之间的金属硅氮化物图案，其中该金属硅氮化物图案可以配置为在金属硅氮化物图案与第一导电图案的下界面处提供接触，并且配置为在金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。下电极可以在层间绝缘层上，接触可以通过层间绝缘层从下电极延伸到第二掺杂区。上电极可以在下电极上，绝缘层可以在上电极和下电极之间。在根据该本专利技术构思的一些实施例中，存储器件中的导电线可以包括掺杂多晶硅层。TiSiN层可以在掺杂多晶硅层上，钨层可以在TiSiN层上。在根据该本专利技术构思的一些实施例中，导电线可还包括在TiSiN层和钨层之间的钨硅化物。在根据本专利技术构思的一些实施例中，TiSiN层可以包括大约30埃至大约70埃的总厚度，掺杂多晶硅层可以包括大约200埃至大约400埃的总厚度。在根据该本专利技术构思的一些实施例中，一种形成半导体存储器件的方法可以包括在基板的单元阵列区中形成掺杂的第一导电图案，作为导电线的一部分。可以在基板的外围区中形成掺杂的第二导电图案，作为外围栅结构的一部分。可以同时在导电线中的第一导电图案上形成第一金属硅氮化物图案以及在外围栅结构中的第一导电图案上形成第二金属硅氮化物图案。第三导电图案可以形成在第一金属硅氮化物图案上。第四导电图案可以形成在第二金属硅氮化物图案上。【附图说明】图1为示出根据专利技术构思实施例的半导体器件的平面图。图2A至13A为沿着图1的线A-A’和B-B’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图2B至13B为沿图1的线C_C’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图13C为截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图14A至17A为沿着图1的线A_A’和B_B’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图14B至17B为沿图1的线C_C’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图18为示出根据专利技术构思实施例的半导体器件的平面图。图19A至24A为沿图18的线G_G’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图19B至24B为沿着图18的线H_H’和1_1’获得的截面图，示出根据专利技术构思实施例的半导体器件的形成方法。图25为示出根据专利技术构思实施例的半导体器件的平面图。图26A至36A为沿图25的线D_D’获得的截面图本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：横过所述器件的场隔离区和横过所述器件的有源区的第一导电线，该第一导电线包括掺杂的第一导电图案、第二导电图案和在所述第一导电图案和所述第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在该金属硅氮化物图案与第一导电图案的下界面处提供接触以及配置为在该金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。

【技术特征摘要】
2012.08.27 KR 10-2012-0093855;2013.03.12 US 13/791.一种半导体存储器件，包括: 横过所述器件的场隔离区和横过所述器件的有源区的第一导电线，该第一导电线包括掺杂的第一导电图案、第二导电图案和在所述第一导电图案和所述第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在该金属硅氮化物图案与第一导电图案的下界面处提供接触以及配置为在该金属硅氮化物图案与第二导电图案的上界面处提供扩散屏障。2.如权利要求1所述的器件，其中所述第一导电线横过在所述器件的单元阵列区中的所述场隔离区以及所述有源区，该器件还包括: 横过在所述器件的外围区中的场隔离区以及有源区的第二导电线，该第二导电线在外围区中包括掺杂的第三导电图案、第四导电图案和在所述第三导电图案和所述第四导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在该金属硅氮化物图案与所述第三导电图案的下界面处提供接触以及在该金属硅氮化物图案与所述第四导电图案的上界面处提供扩散屏障。3.如权利要求2所述的器件，其中所述第一导电线包括位线，所述第二导电线包括外围栅结构。4.如权利要求1所述的器件，其中所述金属硅氮化物图案包括金属硅化物，该金属硅化物包括所述接触。5.如权利要求4所述的器件，其中所述接触包括欧姆接触。6.如权利要求1所述的器件，其中所述金属硅氮化物图案包括30埃至70埃的总厚度，所述第一导电图案包括200埃至400埃的总厚度。7.如权利要求6所述的器件，其中所述第一导电线包括小于800埃的总厚度。8.如权利要求7所述的器件，其中所述第一导电线的总厚度大于550埃。9.如权利要求8所述的器件，其中所述第一导电图案的总厚度为大约350埃。10.如权利要求9所述的器件，其中所述第二导电图案包括大约300埃的总厚度。11.如权利要求1所述的器件，其中所述金属硅氮化物图案包括为所述第一导电图案的总厚度的10%至25%的总厚度。12.如权利要求1所述的器件，其中所述金属硅氮化物图案的总厚度小于所述第二导电图案的总厚度，所述第二导电图案的总厚度小于所述第一导电图案的总厚度。13.如权利要求1所述的器件，其中金属硅氮化物图案包括对所述金属硅氮化物图案的总厚度测量的至少10atm%的硅浓度。14.如权利要求13所述的器件，其中所述硅浓度包括邻近所述上界面测量的10atm%至30atm%的第一浓度，并且包括邻近所述下界面测量的30atm%至50atm%的第二浓度。15.如权利要求14所述的器件，其中在整个所述金属硅氮化物图案中，所述硅浓度从所述第一浓度改变为所述第二浓度。16.如权利要求1所述的器件，其中所述金属硅氮化物图案包括与金属氮化物层交替的硅氮化物层。17.如权利要求1所述的器件，其中所述金属硅氮化物图案包括TiSiN图案。18.如权利要求17所述的器件，其中所述TiSiN图案包括与TiN层交替的SiN层。19.如权利要求1所述的器件，其中包括在所述金属硅氮化物图案中的晶粒尺寸包括所述第二导电图案中所包含的晶粒尺寸的10%或更少。20.如权利要求1所述的器件，其中在所述金属硅氮化物图案中的晶体结构包括微细晶体结构，该微细晶体结构包括在其间具有间隔的微细金属氮化物子颗粒以及在该间隔中的硅氮化物。21.如权利要求1所述的器件，其中所述半导体存储器件包括动态随机存取存储器，所述第一导电线包括包含在所述动态随机存取存储器的单元阵列区中的掩埋沟道阵列晶体管中的位线。22.如权利要求1所述的器件，其中所述半导体存储器件包括磁随机存取存储器。23.如权利要求1所述的器件，其中所述半导体存储器件包括垂直沟道动态随机存取存储器。24.一种半导体存储器件，包括: 横过在所述器件的外围区中的有源区并横过在所述器件的外围区中的器件隔离区的外围栅结构，该外围栅结构包括掺杂的第一导电图案、第二导电图案以及在所述第一导电图案与所述第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在该金属硅氮化物图案与所述第一导电图案的下界面处提供接触，以及在该金属硅氮化物图案与所述第二导电图案的上界面处提供扩散屏障。25.如权利要求24所述的器件，其中所述外围栅结构被包括在平面晶体管中。26.如权利要求24所述的器件，还包括: 横过在所述器件的单元阵列区中的场隔离区并且横过在所述器件的单元阵列区中的有源区的位线，该位线包括掺杂的第三导电图案、第四导电图案和在所述第三导电图案与所述第四导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在所述金属硅氮化物图案与所述第三导电图案的下界面处提供接触，以及在所述金属硅氮化物图案与所述第四导电图案的上界面处提供扩散屏障。27.如权利要求24所述的器件，其中所述金属硅氮化物图案包括大约30埃至大约70埃的总厚度，所述第一导电图案包括200埃至400埃的总厚度。28.如权利要求27所述的器件，其中所述外围栅结构包括小于800埃的总厚度。29.如权利要求28所述的器件，其中所述外围栅结构的总厚度大于550埃。30.如权利要求29所述的器件，其中所述第一导电图案的总厚度为大约350埃。31.如权利要求30所述的器件，其中所述第二导电图案包括大约300埃的总厚度。32.如权利要求24所述的器件，其中所述金属硅氮化物图案包括为所述第一导电图案的总厚度的10%至25%的总厚度。33.如权利要求24所述的器件，其中所述金属硅氮化物图案的总厚度小于所述第二导电图案的总厚度，所述第二导电图案的总厚度小于所述第一导电图案的总厚度。34.一种动态随机存取存储器件，包括: 基板，包括在该基板中限定有源区的器件隔离区； 第一掺杂区，在所述基板的位于成对的第二掺杂区之间的所述有源区中，该成对的第二掺杂区在所述基板的所述有源区中； 埋入的单元栅结构，在所述基板的单元阵列区中并在所述成对的第二掺杂区之间，该埋入的单元栅结构通过所述第一掺杂区彼此分开；在所述基板上的层间绝缘层； 在所述第一掺杂区上的所述层间绝缘层中的位线，该位线包括掺杂的第一导电图案、第二导电图案和在该第一导电图案与该第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在所述金属硅氮化物图案与所述第一导电图案的下界面处提供接触，并且配置为在所述金属硅氮化物图案与所述第二导电图案的上界面处提供扩散屏障； 在所述层间绝缘层上的下电极； 接触，通过所述层间绝缘层从所述下电极延伸到所述第二掺杂区； 在所述下电极上的上电极；以及 在所述上电极和下电极之间的绝缘层。35.如权利要求34所述的器件，还包括: 横过在所述基板的外围区中的有源区并且横过在基板的外围区中的器件隔离区的平面外围栅结构，该外围栅结构包括掺杂的第三导电图案、第四导电图案和在所述第三导电图案与所述第四导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在所述金属硅氮化物图案与所述第三导电图案的下界面处提供接触，以及在所述金属硅氮化物图案与所述第四导电图案的上界面处提供扩散屏障。36.如权利要求34所述的器件，其中所述金属硅氮化物图案包括30埃至70埃的总厚度，所述第一导电图案包括200埃至400埃的总厚度。37.如权利要求36所述的器件，其中所述位线包括小于800埃的总厚度。38.如权利要求37所述的器件，其中所述位线的总厚度大于550埃。39.如权利要求38所述的器件，其中所述第一导电图案的总厚度为大约350埃。40.如权利要求39所述的器件，其中所述第二导电图案包括大约300埃的总厚度。41.如权利要求34所述的器件，其中所述金属硅氮化物图案包括为所述第一导电图案的总厚度的10%至25%的总厚度。42.如权利要求34所述的器件，其中所述金属硅氮化物图案的总厚度小于所述第二导电图案的总厚度，所述第二导电图案的总厚度小于所述第一导电图案的总厚度。43.一种磁随机存取存储器件，包括: 基板，包括在该基板中限定有源区的器件隔离区； 第一掺杂区，在所述基板的位于成对的第二掺杂区之间的所述有源区中，该成对的第二掺杂区在所述基板的所述有源区中； 埋入的单元栅结构，在所述基板的单元阵列区中并在所述成对的第二掺杂区之间，该埋入的单元栅结构通过所述第一掺杂区彼此分开； 在所述基板上的层间绝缘层； 在所述第一掺杂区上的所述层间绝缘层中的位线，该位线包括掺杂的第一导电图案、第二导电图案和在该第一导电图案与该第二导电图案之间的金属硅氮化物图案，该金属硅氮化物图案配置为在所述金属硅氮化物图案与...

【专利技术属性】
技术研发人员：金泽中，孔榠浒，朴嬉淑，朴英郁，姜晚锡，郑圣熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：