一种基于可编程基本逻辑单元的数据移位寄存电路制造技术

本发明专利技术公开了一种基于可编程基本逻辑单元的数据移位电路，其包括2n位移位寄存器、n输入查找表和配置信息存储块；所述2n位移位寄存器包括串联的2n个移位寄存器单元，输入数据在该串联的2n个移位寄存器单元中逐位移动；所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与n输入查找表的输出相连。该数据移位电路是在BLE结构上基于复用BLE内部的可配置CSRAM实现，同时只需要一个时钟信号即可以完成移位寄存器功能。

【技术实现步骤摘要】
一种基于可编程基本逻辑单元的数据移位寄存电路
本专利技术属于电子电路设计领域，具体涉及一种基于可编程基本逻辑单元的数据移位寄存电路。
技术介绍
可编程基本逻辑单元BLE(BasicLogicElement)是FPGA中最小的逻辑单元，它包含一个n(n≥2)输入的查找表LUT(LookupTable)、一个触发器以及进位链和级联链等。由若干个BLE和控制逻辑互连构成FPGA的基本单元LC(LogicCluster)。每个BLE包括一个带n输入的查找表和一个触发器，查找表由可配置的静态存储器(CSRAM)构成的函数发生器组成，用来快速实现组合逻辑，触发器用来实现时序逻辑。BLE的输出可以通过触发器寄存输出，也可以旁路直接输出。BLE作为FPGA内部核心单元模块，具备三种基本工作模式如下：1、常规模式下，BLE内部带n个输入的查找表可实现任意n输入函数的逻辑功能，对于更多输入变量的逻辑功能，则须用多个BLE级联对其进行扩展；2、运算模式下完成1位全加/全减器；3、加/减计数模式或者可清零计数模式下完成一位计数。对于最终BLE工作于哪种基本模式和如何输出，由内部配置CSRAM和外部控制信号决定。随着集成电路设计复杂度的不断提高，要求BLE不仅需要实现上述基本工作模式外，还需要提供分布式数据存储和数据移位寄存操作功能。目前，国外XILINX、ALTERA等可编程逻辑器件供应商掌握大量的FPGA开发技术，其中文献[1](XilinxCorporation，“VirtexIIProandVirtexIIProXPlatformFPGAs：CompleteDataSheet”，2005)中XILINX公司提出了一种具有移位寄存器功能的BLE结构，此外专利申请CN200810038576.1也提出了一种同时具有分布式数据存储和数据移位寄存操作功能的LE结构，但上述结构均需要一个产生两相非交叠时钟信号的时序电路。本专利技术提出具有移位寄存器功能的BLE结构，该结构基于复用BLE内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器功能。
技术实现思路
为解决上述问题，本专利技术提出了一种基于可编程基本逻辑单元的数据移位电路，其包括：多个串联的移位寄存器单元，所述移位寄存器单元由两级串联的带门控开关缓冲器的可编程基本逻辑单元中的静态存储器构成，其中所述移位寄存器单元的数据输入端为第一级静态存储器的门控开关缓冲器的输入端；所述移位寄存器单元的数据输出端为第二级静态存储器的输出，所述移位寄存器单元的时钟端与第一级静态存储器的门控开关缓冲器的门控开关输入端直接相连，并与第二级静态存储器的门控开关缓冲器的门控开关输入端通过一反相器相连。本专利技术还提出了一种基于可编程基本逻辑单元的数据移位电路，其包括：2n位移位寄存器、n输入查找表和配置信息存储块；所述2n位移位寄存器包括串联的2n个移位寄存器单元，输入数据在该串联的2n个移位寄存器单元中逐位移动；所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与n输入查找表的输出相连。本专利技术还提出了一种由基于可编程基本逻辑单元的数据移位寄存器实现的数据移位方法，其中所述数据移位寄存器包括2n位移位寄存器、n输入查找表和配置信息存储块；该方法包括：步骤1：在可编程基本逻辑单元的常规模式下，将n输入查找表配置成多路选择开关；步骤2：输入数据串行输入到所述2n位移位寄存器的数据输入端，所述2n位移位寄存器包括串联的2n个移位寄存器单元，所述输入数据在时钟脉冲的作用下在所述串联的2n个移位寄存器单元中逐位移动；步骤3：所述多路选择开关根据从配置信息存储模块输入的移位信息，选择第m个所述移位寄存器单元的输出数据，将其作为移位后的数据进行输出，其中所述移位信息为移位位数m。本专利技术提出具有移位寄存器功能的BLE结构，该结构基于复用BLE内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器功能。附图说明图1是可配置的静态存储器CSRAM的内部结构图；图2是可配置的静态存储器CSRAM的外部逻辑示意图；图3是本专利技术中带门控开关缓冲器的可配置的静态存储器CSRAM的逻辑示意图；图4是本专利技术中移位寄存器单元的内部结构示意图；图5是本专利技术中移位寄存器单元的外部逻辑示意图；图6是本专利技术中基于可编程基本逻辑单元的移位寄存器的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。FPGA芯片的可重复配置特性来源于器件内部众多的静态存储器CSRAM，这些CSRAM单元的内容决定了芯片所要实现的具体逻辑功能以及用到的输入、输出端口等，相当于对芯片进行了配置。在实现一个具体的电路时，首先需要确定CSRAM的内容，然后，FPGA才会按照用户设定的模式工作。FPGA中的CSRAM有多个用途，第一个用途是存储FPGA的逻辑功能块的配置信息，这些配置信息设定了逻辑功能块的工作模式及其所要完成的具体任务。第二个用途是存储与FPGA中的布线资源相关的配置信息，这些配置信息用来确定各个逻辑功能块之间的信号传输路径。CSRAM的第三个用途是存储与IO相关的配置信息，这些配置信息将用来确定芯片与片外信号之间的通信等。本专利技术公开了一种基于可编程基本逻辑单元BLE的数据移位寄存电路，其包括：2n位移位寄存器、n个输入LUT、配置信息存储CSRAM块等；其中，n个输入LUT在可编程基本逻辑单元BLE的移位寄存器模式下被配置为MUX2n×1的多路选择开关功能。所述2n位移位寄存器由多个基于可编程基本逻辑单元BLE中的可配置的静态存储器CSRAM构成。其中，可编程基本逻辑单元BLE通常的CSRAM的结构如图1所示，该CSRAM包括两个传输门M1、M2、两个反相器INV1、INV2、两个控制端cs1、cs2和两个双向端口io1、io2，其第一个双向端口io1经第一个传输门M1后与第一个反相器INV1的输入和第二个反相器INV2的输出相连，第一个反相器INV1的输出与第二个传输门M2相连，第二个双向端口io2经第二个传输门M2与第一个反相器输出INV1和第二个反相器INV2的输入相连，第二个反相器INV2的输出与第一个传输门M1相连；两个控制端cs1、cs2分别控制传输门M1、M2是否导通或关闭，当M1和M2均导通时，io1和io2为逻辑反向关系。图2为该带四个端口的CSRAM的外部逻辑结构示意图，其中io1和io2均为双向端口，可配置为输入端或输出端；cs1和cs2分别为io1和io2的控制端。所述可编程基本逻辑单元电路BLE在基本的工作模式即常规模式、运算模式和加/减计数模式或数据移位寄存模式下工作，不同的工作模式均需要通过对大量的上述CSRAM进行配置来实现。在数据移位寄存工作模式下，CSRAM的带控制端的传输门M1、M2配置为导通状态，该导通状态由与该控制端相连接cs1和cs2的外部CSRAM值决定，即所述配置信息存储CSRAM块中存储的配置信息决定。本专利技术中所述2n位移位寄存器所使用的CSRAM，是在上述CSRAM结构的基础上，在输入本文档来自技高网...

【技术保护点】
一种基于可编程基本逻辑单元的数据移位电路，其包括：多个串联的移位寄存器单元，所述移位寄存器单元由两级串联的带门控开关缓冲器的可编程基本逻辑单元中的静态存储器构成，其中所述移位寄存器单元的数据输入端为第一级静态存储器的门控开关缓冲器的输入端；所述移位寄存器单元的数据输出端为第二级静态存储器的输出，所述移位寄存器单元的时钟端与第一级静态存储器的门控开关缓冲器的门控开关输入端直接相连，并与第二级静态存储器的门控开关缓冲器的门控开关输入端通过一反相器相连。

【技术特征摘要】
1.一种基于可编程基本逻辑单元的数据移位电路，其包括：多个串联的移位寄存器单元，所述移位寄存器单元由两级串联的带门控开关缓冲器的可编程基本逻辑单元中的静态存储器构成，其中所述移位寄存器单元的数据输入端为第一级静态存储器的门控开关缓冲器的输入端；所述移位寄存器单元的数据输出端为第二级静态存储器的输出，所述移位寄存器单元的时钟端与第一级静态存储器的门控开关缓冲器的门控开关输入端直接相连，并与第二级静态存储器的门控开关缓冲器的门控开关输入端通过一反相器相连。2.如权利要求1所述的电路，其特征在于，所述数据移位电路还包括由可编程基本逻辑单元的LUT配置成的多路选择开关电路和配置信息存储电路；其中所述配置信息存储电路用于存储表示移位位数m的配置信息，所述多路选择开关电路根据所述移位配置信息选择输出第m个移位寄存器单元的输出数据。3.如权利要求2所述的电路，其特征在于，所述构成移位寄存器单元的静态存储器包括两个传输门、两个反相器、两个控制端和两个双向端口，其第一个双向端口经第一个传输门后与第一个反相器的输入和第二个反相器的输出相连，第一个反相器的输出与第二个传输门相连，第二个双向端口经第二个传输门与第一个反相器输出和第二个反相器的输入相连，第二个反相器的输出与第一个传输门相连；两个控制端分别控制两个传输门是否导通，当两传输门均导通时，两双向端口为逻辑反向关系。4.如权利要求3所述的电路，其特征在于，在所述可编程基本逻辑单元的数据移位寄存工作模式下，传输门M1、M2被配置为导通状态。5.如权利要求3所述的电路，其特征在于，所述带门控开关缓冲器的静态存储器还包括带门控开关缓冲器，所述带门控开关缓冲器的输出端与所述静态存储器的第一双向端口相连，所述静态存储器的第二双向端口与下一级带门控开关缓冲器的输入相连。6.一种基于可编程基本逻辑单元的数据移位电路，其包括：2n位移位寄存器、n输入查找表和配置信息存储块；所述2n位移位寄存器包括串联的2n个移位寄存器单元，输入数据在该串联的2n个移位寄存器单元中逐位移动；所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与n输入查...

【专利技术属性】
技术研发人员：魏金宝，杨海钢，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：