便于时序修复的时钟设计方法技术

本发明专利技术公开了一种便于时序修复的时钟设计方法，包括如下步骤：步骤1，分析整个设计的时钟分布，包括：各个物理划分，及各物理划分之间的时钟域规模、分布和数据交互情况；步骤2，根据时钟分布确定每个物理划分内部时钟调节器的个数以及调节范围；步骤3，在对应的点插入时钟调节器；步骤4，从顶层分析整个时钟结构，得到每个时钟分支的实际延时，根据需求设置时钟调节器的调节值，从而平衡整个时钟树。本发明专利技术能减少物理设计时间，减少产品设计周期。

【技术实现步骤摘要】

本专利技术涉及使用层次化实现流程的大规模集成电路设计领域，特别是涉及一种。
技术介绍
集成电路产品现在在人们的日常生活中得到了普遍的应用，极大的方便了人们的衣食住行。随着不断的发展，越来越多的功能被集成在一块芯片当中，集成电路的规模随之越来越大，给电路的物理实现带来很大的挑战，包括更多设计时间，更强大的软硬件设备支持等等。在有限的硬件软件资源下，层次化物理设计流程在越来越多的项目当中被使用。层次化物理设计流程不仅可以解决设计过大，软硬件无法支持的问题，还可以在一定范围内缩短设计时间。该流程是将芯片设计分成很多个物理划分(partition)，所有物理划分的物理设计可以同时进行，最终在顶层收敛。由于每个物理划分的物理设计是同时间独立进行的，所以顶层的时序收敛变得非常缓慢，特别是时钟树的延时的不同导致物理划分之间的时钟延时差很大，从而使时序变得很差。物理设计者不得不在底层和顶层之间多次反复分析和干预，来平衡整个设计的时钟树。多次的反复大大的加长了物理设计时间，使产品的设计周期变长了。如何减少底层和顶层之间的反复是缩短产品设计周期的主要问题之一。
技术实现思路
本专利技术要解决的技术问题是提供一种，能减少物理设计时间，减少产品设计周期。为解决上述技术问题，本专利技术的，包括如下步骤:步骤1，分析整个设计的时钟分布，包括:各个物理划分，及各物理划分之间的时钟域规模、分布和数据交互情况；步骤2，根据时钟分布确定每个物理划分内部时钟调节器的个数以及调节范围；步骤3，在对应的点插入时钟调节器；步骤4，从顶层分析整个时钟结构，得到每个时钟分支的实际延时，根据需求设置时钟调节器的调节值，从而平衡整个时钟树。时序是芯片能以期望的性能正常工作的基本保证，保证时序的正确是后端实现的重要工作之一。当芯片规模越来越大，层次化实现流程是缩短芯片后端实现周期的必要手段。本专利技术为层次化实现流程提供了一种，在主要时钟分支上加入时钟调节器，并由配置寄存器控制延时的值，从而达到平衡各个物理划分之间时钟延时的作用，以利于顶层时序收敛；能减少底层和顶层反复次数，从而减少物理设计时间，达到减少产品设计周期的目的。【附图说明】下面结合附图与【具体实施方式】对本专利技术作进一步详细的说明:图1是设计模块D的结构图；图2是时钟调节器原理图；图3是加入时钟调节器的示意图。【具体实施方式】参见图1所示，设计模块D中有一个时钟域osc_clk，三个物理划分PA、PB、PC。假定osc_clk是系统时钟，由时钟生成器产生，从顶层进入PA和PB，并经由PA进入PC。PA、PB和PC三个物理划分具有不一样的规模，其中PC规模最大，PB次之，PA最小。考虑到时钟树的延时跟时钟域的规模有一定关系，假定PA、PB、PC内部的时钟树延时分别为Dca、Dcb、Dcc，那么Dca〈Dcb〈Dcc。虽然各个物理划分内部的时序不受这些时钟延时的影响，但是，因为Dca、Dcb、Dcc的不同，导致跨物理划分的路径，也就是接口路径，其起点与终点的寄存器的时钟存在较大的延时差，从而引起大量的时序问题，导致顶层的时序收敛困难。在大规模集成电路设计中，这种接口路径很多，直接在数据通路上进行时序修复会导致面积激增，而且，当时钟树上两个叶节点的时钟延时差值超过一定值的时候，即使不考虑面积的问题，仅仅在数据通路上努力也无法达到时序收敛的目的，所以，应该从根源上着手，在顶层从全局的角度去重新平衡时钟树。一般的做法是:先做每个物理划分的时钟树，使时钟收敛；再做顶层时钟树，分析整个设计的时序，判断每个物理划分之间的时钟延时差距；然后进入底层找到相关的时钟树分支，在保证不破坏物理划分内部时序的前提下，根据顶层所得到的数据，采用增减时钟缓冲器的方式调整时钟树延时；再回到顶层分析，如此反复，直到整个设计的时序收敛。但是这个方法有两个缺点:1、物理划分的时钟树分支难以定位，特别是时钟树结构越复杂，这些分支越多，实现后确定这些分支就越难，而且节点名称因不同的实现过程有其不同的名字，因此必须花费较多的时间和人力。2、从物理划分到顶层再回到物理划分的反复次数不可控。物理划分级的延时调整值是从顶层分析估计而来，而底层实现又有其不确定性，所以最终真正所加的延时与理论值有一定的偏差，需多次反复调整，特别是当设计复杂的时候，反复次数就会很多，整个时序收敛周期太长。为了解决上述两个问题，可以使用一种时钟调节器CR来简化这个过程，时钟调节器CR的结构框图如图2所示。时钟调节器CR是一个可以调节时钟延时的电路，输入clkin在经过一系列的二路选择器MXO?MXn后输出为clkout，而经过的二路选择器的数目可以由配置寄存器决定，这样，通过调节配置寄存器的值，即可达到改变时钟延时的目的。加入一个时钟调节器CR后，相关时钟延时最小会增加一个二路选择器的延时。如图3所示,在每个物理划分PA、PB和PC内部的关键时钟节点上分别插入一个时钟延时调节器CRa、CRb和CRc ;那么，在顶层进行时序分析时，可根据实际情况调节每个时钟延时调节器的配置寄存器的值，直接得到调整后的时序情况，不用进行再次后端实现流程即可得到理想的时钟平衡情况，降低了反复次数，缩短了实现时时序收敛的周期。根据以上的分析可以采用如下技术方案实现所述的:分析整个设计的时钟分布，根据时钟分布确定每个物理划分内部时钟调节器的个数以及调节范围，插入时钟调节器，从顶层分析时钟结构，得到每个时钟分支的实际延时，根据需求设置时钟调节器的调节值，从而平衡整个时钟树。其具体步骤如下:步骤1、分析整个设计的时钟分布，包括:物理划分及各物理划分之间的时钟域规模、分布和数据交互情况，评估每个时钟域的时钟树延时。步骤2、根据时钟分布确定每个物理划分内部所需要的时钟调节器个数、插入点以及调节范围，调节范围决定了相应配置寄存器的位数。步骤3、在对应的点插入时钟调节器。步骤4、从顶层分析整个设计的时钟时序，得到每个时钟分支的实际延时，根据需求设置时钟调节器的配置寄存器，调整其时钟延时，从而平衡整个时钟树，使时序收敛。另外，如果在设计后期，因特殊原因需要对时钟结构进行改动，且改动会影响到时钟树平衡时，也有很好的调节作用，只要时钟延时的改变没有超出时钟调节器的范围，通过修改时钟调节器的配置寄存器值，也可得到一个新的平衡的时钟树，以满足时序。以上通过【具体实施方式】对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
一种便于时序修复的时钟设计方法，其特征在于，包括如下步骤：步骤1，分析整个设计的时钟分布，包括：各个物理划分，及各物理划分之间的时钟域规模、分布和数据交互情况；步骤2，根据时钟分布确定每个物理划分内部时钟调节器的个数以及调节范围；步骤3，在对应的点插入时钟调节器；步骤4，从顶层分析整个时钟结构，得到每个时钟分支的实际延时，根据需求设置时钟调节器的调节值，从而平衡整个时钟树。

【技术特征摘要】
1.一种便于时序修复的时钟设计方法，其特征在于，包括如下步骤: 步骤1，分析整个设计的时钟分布，包括:各个物理划分，及各物理划分之间的时钟域规模、分布和数据交互情况； 步骤2，根据时钟分布确定每...

【专利技术属性】
技术研发人员：张伸，王永流，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：