绝缘栅双极型晶体管及其制造方法技术

本发明专利技术涉及半导体器件领域，公开了一种绝缘栅双极型晶体管及其制造方法。本发明专利技术中，绝缘栅双极型晶体管包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；位于基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；第二半导体类型阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；位于基底中的隔离沟槽位于沟槽型栅极的外侧。用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积及元胞之间间距的问题，有效的减小了芯片的面积并大大缩短芯片的开发周期。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体器件领域，公开了一种。本专利技术中，绝缘栅双极型晶体管包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；位于基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；第二半导体类型阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；位于基底中的隔离沟槽位于沟槽型栅极的外侧。用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积及元胞之间间距的问题，有效的减小了芯片的面积并大大缩短芯片的开发周期。【专利说明】
本专利技术涉及半导体器件领域，特别涉及一种绝缘栅双极型晶体管技术。
技术介绍
绝缘栅双极晶体管由于兼顾场效应晶体管的高输入阻抗特性和双极晶体管的高驱动能力而备受关注。IGBT (Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)是由一个平面结构的MOS (Mental-Oxide-Semiconductor,金属氧化物半导体)管驱动一个垂直的双极晶体管工作。其中MOS器件的源端和垂直PNP型晶体管的发射极端短路在一起。图1是传统的NM0S+SPNP型IGBT的结构示意图。如图1所示，传统的NM0S+SPNP型IGBT包含低掺杂的N型外延层I (即N-区域I)、场氧化层2、N型掺杂区3 (即N+区域3)、P型掺杂区4 (即P+区域4)、栅极区5、P型集电极区域6 (即P+区域6)、P型阱7卿P-区域7)、发射极金属电极8、栅极金属电极9以及集电极金属电极10。该IGBT的发射极端位于该器件的表面，由位于N型外延层I中的岛状P型阱7、岛状N型掺杂区3和P型掺杂区4组成，其中N型掺杂区3和P型掺杂区4相切。在制造该器件的过程中，发射极通孔的刻蚀需要完全覆盖P型掺杂区4，并且和N型掺杂区3有一定的交叠。在发射极金属电极8到栅极区5的间距一定的情况下，发射极金属电极8和N型掺杂区3交叠的区域增加了元胞的面积，从而增大了整个芯片的面积。而且，在传统IGBT的结构中，由于工艺容差的存在，使有源区之间的间距不能减小，即场氧化层的尺寸不能减小。为了保持场氧化层的尺寸和厚度，不仅要耗费大量的工艺时间，同时还要增加芯片的面积。图2是传统PM0S+SNPN型IGBT的结构示意图。如图2所示，传统的PM0S+SNPN型IGBT包含低掺杂的P型外延层I (即图中的P-区域I)、场氧化层2、P型掺杂区3 (即图中的P+区域3)、N型掺杂区4 (即图中的N+区域4)、栅极区5、N型集电极区域6 (即图中的N+区域6)、N型阱7 (即图中的N-区域7)、发射极金属电极8、栅极金属电极9以及集电极金属电极10。传统NM0S+SPNP型IGBT制造工艺流程包括以下步骤，第一步，在半导体外延层上进行牺牲氧化层氧化；第二步，有源区光刻及场氧氧化；第三步，阱区光刻；第四步，阱注入及扩散；第五步，沟槽光刻；第六步，沟槽刻蚀及栅氧化；第七步，多晶硅淀积及光刻；第八步，多晶硅刻蚀；第九步，源区N型掺杂区光刻；第十步，源区N型掺杂区注入及扩散；第十步，P型掺杂区光刻；第十一步，P型掺杂区注入及扩散；第十二步，发射极通孔形成；第十三步，金属层淀积，光刻，刻蚀；第十四步，背面减薄，注入及金属化。而传统的PM0S+SNPN型IGBT的制造工艺则只要把上述的N区和P区互换即可。经过上述步骤制造的晶体管，发射极通孔区域要完全覆盖P型掺杂区，并且要和N型掺杂区有一定程度的交叠即形成对接孔，随后，金属淀积则把源区N型掺杂区和P型掺杂区短接在一起，这种结构称之为平面结构。这种结构由于发射极通孔和N型掺杂的交叠增大了单个元胞的面积，而场氧化层的存在又增加了元胞之间的面积，进而增大了整个功率芯片的面积。
技术实现思路
本专利技术的目的在于提供一种，用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积和元胞之间间距的问题，有效的减小了芯片的面积并大大缩短了芯片的开发周期。为解决上述技术问题，本专利技术的实施方式公开了一种绝缘栅双极型晶体管，包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；位于基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶娃层；上述阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；位于基底中的隔离沟槽位于沟槽型栅极的外侧。本专利技术的实施方式还公开了一种绝缘栅双极型晶体管的制造方法，包括以下步骤:提供第二半导体类型衬底；在第二半导体类型衬底上生成第一半导体类型基底；在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽，其中，沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层，第二半导体类型阱位于该沟槽型栅极的内侧并与该沟槽型栅极的第一绝缘介质层连接，并且隔离沟槽位于该沟槽型栅极的外侧。本专利技术实施方式与现有技术相比，主要区别及其效果在于:用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积和元胞之间的间距的问题，有效的减小了芯片的面积。同时，沟槽工艺的上产周期远远小于场氧化工艺的生产周期，从而大大缩短了芯片的开发周期。进一步地，隔离沟槽能够增加芯片的输入电容。进一步地，位于第二半导体类型阱中的第一半导体类型掺杂区与发射极金属电极形成欧姆接触，发射极孔和沟槽型栅极之间的距离保持不变，而发射极金属电极位于第一半导体类型掺杂区中的下端面与第一半导体类型掺杂区不再有交叠，从而有效的减小了元胞的面积，进一步减小了整个芯片的面积。【专利附图】【附图说明】图1是现有技术中一种NM0S+SPNP型IGBT的结构示意图；图2是现有技术中一种PM0S+SNPN型IGBT的结构示意图；图3是本专利技术第一实施方式中一种IGBT的结构示意图；图4是本专利技术第一实施方式中一种匪0S+SPNP型IGBT的结构示意图；图5是本专利技术第一实施方式中一种PM0S+SNPN型IGBT的结构示意图；图6是本专利技术中第二实施方式中一种IGBT的制造方法的流程示意图。【具体实施方式】在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施方式作进一步地详细描述。本专利技术第一实施方式涉及一种绝缘栅双极型晶体管。图1是该IGBT的结构示意图。具体地说,如图1所示,该绝缘栅双极型晶体管包括至少一个元胞,每个元胞包括位于第一半导体类型基底I中的第二半导体类型阱7、沟槽型栅极和隔离沟槽。位于上述基底中的沟槽型栅极包括第一绝缘介质层11和位于该第一绝缘介质层11中的第一多晶硅层12。上述第二半导体类型阱7位于沟槽型栅极的内侧，且该阱7与该沟槽型栅极的第一绝缘介质层11连接。位于基底I中的隔离沟槽位于沟槽型栅极的外侧，且该隔离沟槽包括第二绝缘介质层14和位于该第二绝缘介质本文档来自技高网...

【技术保护点】
一种绝缘栅双极型晶体管，其特征在于，包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；位于所述基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；所述阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；位于所述基底中的隔离沟槽位于沟槽型栅极的外侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴健，高东岳，
申请(专利权)人：上海北车永电电子科技有限公司，
类型：发明
国别省市：