非晶硅整合栅极驱动电路制造技术

本发明专利技术提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。【专利说明】非晶硅整合栅极驱动电路
本专利技术涉及一种非晶娃整合栅极驱动电路(Amorphous Silicon Gate,ASG),且特别涉及一种能提高驱动力的非晶硅整合栅极驱动电路。
技术介绍
液晶显示器需要栅极驱动电路来驱动每一像素列，以及源极驱动电路来供给每一像素图像数据。而传统的液晶显示器多使用贴附于面板侧边的驱动IC来作为该面板的栅极驱动电路。近年来，因为成熟的制程与低制作成本，非晶硅整合栅极驱动电路(AmorphousSilicon Gate,ASG)技术已经被广泛的应用在主动式液晶显示器上。所谓非晶硅整合栅极驱动电路是指在非晶硅制程中直接整合于面板上的栅极驱动电路，这种技术也被统称为面板上栅极驱动电路技术(Gate On Panel, G0P)。随着面板解析度的提高，每一条栅极线的负载也随之增加，因此栅极驱动电路需要具备的更高的驱动力来驱动像素列。再者，为了因应窄边框产品的需求，面板上栅极驱动电路的布局空间受限，要在有限的空间内使栅极驱动电路具有足够的驱动力，也是此技术发展的难题之一。因此，需要一种不需增加电路布局面积即可同时提高驱动力的非晶硅整合栅极驱动电路。而非晶硅整合栅极驱动电路的驱动力决定于其输出的栅极脉冲的上升时间与下降时间是否够短。当驱动力不足时，过长的上升时间会压缩到像素的写入时间，过长的下降时间则可能会造成错误的像素数据写入。
技术实现思路
有鉴于上述的需求与问题点，本专利技术提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，而该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。在上述非晶硅整合栅极驱动电路中，该低电平电压与该第二低电平电压的差不超过该高电平电压与该低电平电压的差的1/2，或者是该低电平电压与该第二低电平电压的差小于10V。而该第二低电平电压的时间长度小于10 μ S。本专利技术也提供一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，该时钟信号切换于一高电平电压与一低电平电压之间，其中该时钟信号在紧邻电平上升边沿处先由该低电平电压切换至一第二低电平电压再切换至该高电平电压，且在紧邻电平下降边沿处先由该高电平电压切换至一第三低电平电压再切换至该低电平电压，而该第二低电平电压与该第三低电平电压皆低于该低电平电压。在上述非晶硅整合栅极驱动电路中，该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差皆不超过该高电平电压与该低电平电压的差的1/2，或者是该低电平电压与该第二低电平电压的差以及该低电平电压与该第三低电平电压的差分别小于IOV。而该第二低电平电压的时间长度以及该第三电平电压的时间长度分别小于10 μs。根据本专利技术一实施例，上述非晶硅整合栅极驱动电路中的该第二低电平电压等于该第三第电平电压。根据本专利技术的非晶硅整合栅极驱动电路，不需增加电路布局面积或改变电路设计，仅改变时钟信号的波形即可有效提高电路的驱动力。【专利附图】【附图说明】图1是典型的非晶硅整合栅极驱动电路的概略示意图。图2是图1所示的非晶硅整合栅极驱动电路中的一个移位寄存器的电路图。图3为输入图2所示的移位寄存器的传统的时钟信号波形图。图4(a)是输入图2所示的移位寄存器的本专利技术实施例的时钟信号的波形图；图4(b)对应的输出信号的波形图；图4(c)对应的Pl节点的波形图。图5(a)是输入图2所示的移位寄存器的本专利技术实施例2的时钟信号的波形图；图5(b)对应的输出信号的波形图；图5(c)对应的Pl节点的波形图。图6(a)是输入图2所示的移位寄存器的本专利技术实施例3的时钟信号的波形图；图6(b)对应的输出信号的波形图；图6(c)对应的Pl节点的波形图。图7是使用本专利技术实施例1~3与已知技术的时钟信号对输出信号的上升时间与下降时间的比较图。【主要元件符号说明】I~移位寄存器；10~控制电路；20~输出电路；Channel I~N~移位寄存器；CK> Clock_In、Clock_InR、Clock_InF、Clock_InRF ~时钟信号；STV~起始信号；VGH~高电平；VGL~低电平；VGL2~第二低电平；VGL3~第三低电平；T1、T2、T3 ~晶体管；Ce~电容；outl~N、0utout_M-l、0utout_M、0utout_M_l ~输出信号；P1、Q1、N1、N2、N3 ~节点。【具体实施方式】图1是典型的非晶硅整合栅极驱动电路的概略示意图。如图1所示，非晶硅整合栅极驱动电路包括复数级的移位寄存器Channel I?N，每一个移位寄存器接收时钟信号CK、起始信号、重置信号以及共通的低电平电压VGL。以第一级移位寄存器Channel I为例，其接收起始信号STV后输出一个脉冲的栅极驱动信号out I用以驱动第一像素列。接着，第二级移位寄存器Channel2会接收第一级移位寄存器Channel I的栅极驱动信号out I作为其起始信号，并输出一个脉冲的栅极驱动信号out 2用以驱动第二像素列并重置第一级移位寄存器Channel I。依此类推，N级的移位寄存器Channel I?N依序输出栅极驱动信号out I?out N来驱动第一像素列?第N像素列。在此，需注意的是在不同的电路架构中，起始信号也可由上一级以外的移位寄存器提供，重置信号也由下一级以外的移位寄存器提供，图1仅例示一种非晶硅整合栅极驱动电路的架构。图2是图1所示的非晶硅整合栅极驱动电路中的一个移位寄存器的电路图。图3为输入图2所示的移位寄存器的传统的时钟信号波形图。由图3可知，时钟信号Clock_in切换于高电平VGH与低电平VGL的方波信号。回到图2，一个第M级移位寄存器I包括一控制电路10与一连接于控制电路10后端的输出电路20。在图2中，控制电路10以一方块表示，因其内部的电路构造可做多种不同的设计，惟其共通点是接收一时钟信号Clock_in与一起始信号0utout_M-l (当此移位寄存器为第一级时，起始信号为STV)，并具有两个输出端节点Pl与Ql输出信号至输出电路20。输出电路20的基本构造由3个晶体管T1、T2、T3与I个电容Ce组成，其中晶体管Tl为上拉晶体管，用以在此第M级移位寄存器I所连接的第M像素列的选择期间将输出信号0utput_M (即栅极控制信号)提升至高电平VGH。晶体管T2则为下拉晶体管，用以在此第M像素列的非选择期间将输出信号0utput_M下拉至低电平VGL。晶体管T3接收重置信号0utout_M+l，在下一级的移位寄存器输出高电平VGH的栅极控制信号时，将输出信号0utput_M拉低至低电平VGL。晶体本文档来自技高网...

【技术保护点】
一种非晶硅整合栅极驱动电路，包括多个移位寄存器，每一移位寄存器用以接收一时钟信号与一起始信号并输出一栅极驱动信号以驱动一像素列，而该时钟信号切换于一高电平电压与一低电平电压之间；其中该时钟信号更紧邻于电平上升边沿及电平下降边沿中的至少一个，先切换至一低于该低电平电压的第二低电平电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄筑琳，江建学，
申请(专利权)人：群康科技深圳有限公司，奇美电子股份有限公司，
类型：发明
国别省市：