本发明专利技术公开了一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，浮栅驱动芯片中设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路，其特征在于，将常规的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚。
【技术实现步骤摘要】
【技术保护点】
一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，浮栅驱动芯片中设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路，其特征在于，将常规的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚，其中：电流检测与控制电路包括NMOS管MN10、MN11、MN12、MN13、MN14，PMOS管MP8、MP9，电阻R2、R3，稳压二极管D1和以P型衬底为发射极、N型埋层BN为基极、与N型埋层BN相接的P阱为集电极的寄生PNP三极管Q1；NMOS管MN10、MN11、MN12、MN13、MN14的源极与衬底都与高侧浮动电源低电平VS连接，NMOS管MN10的栅漏极短接并与NMOS管MN11的栅极连接，NMOS管MN10的漏极通过电阻R2与高侧浮动电源高电平VB连接，NMOS管MN11的漏极与稳压二极管D1的阴极、NMOS管MN12的栅极及寄生PNP三极管Q1的集电极连接，寄生PNP三极管Q1的发射极接地，寄生PNP三极管Q1的基极与高侧浮动电源高电平VB连接，稳压二极管D1的阳极与高侧浮动电源低电平VS连接；PMOS管MP8的栅漏极短接并与PMOS管MP9的栅极和NMOS管MN12的漏极连接，PMOS管MP8、MP9的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN13的栅漏极短接并与NMOS管MN14的栅极和PMOS管MP9的漏极连接，NMOS管MN14的漏极通过电阻R3连接高侧浮动电源高电平VB；改进后的高侧通道中的驱动电路包括NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7和电阻R1；NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的源极与衬底都与电流检测与控制电路中寄生PNP三极管Q1的集电极连接，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN1的栅极与PMOS管MP1的栅极、NMOS管MN4的栅极与PMOS管MP4的栅极互连后连接在一起构成高侧通道中驱动电路的输入端IN，NMOS管MN1的漏极和PMOS管MP1的漏极互连后与NMOS管MN2和PMOS管MP2的栅极连接，NMOS管MN2和PMOS管MP2的漏极互连后与NMOS管MN3和PMOS管MP3的栅极连接，NMOS管MN3和PMOS管MP3的漏极互连后与NMOS管MN7、MN8的栅极连接并通过电阻R1连接高侧浮动电源高电平VB，NMOS管MN4和PMOS管MP4的漏极互连后与NMOS管MN5和PMOS管MP5的栅极连接，NMOS管MN5和PMOS管MP5的漏极互连后与NMOS管MN6和PMOS管MP6的栅极相连，NMOS管MN6和PMOS管MP6的漏极互连后与PMOS管MP7的栅极连接，NMOS管MN7、MN9的漏极与PMOS管MP7的漏极连接，构成浮栅驱动芯片高侧通道输出端HO，NMOS管MN8的漏极与NMOS管MN9的源极连接，NMOS管MN9的栅极与电流检测与控制电路的输出端即NMOS管MN14的漏极连接，NMOS管MN9的衬底与电流检测与控制电路中寄生PNP三极管Q1的集电极连接。...
【技术特征摘要】
【专利技术属性】
技术研发人员：祝靖，孙国栋，张允武，孙伟锋，陆生礼，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：
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