一种控制36个功率单元的核心控制板制造技术

本实用新型专利技术设计的是一种控制36个功率单元的核心控制板，可控制不大于由36个H桥功率单元构成的级联型变流器，主要用于级联静止型无功发生器、级联型高压变频器、级联型同相供电电源变流器等。本实用新型专利技术方案主要包括：用于产生36个H桥功率单元控制脉冲信号和接收功率单元状态信号的FPGA芯片，用于核心控制算法的DSP芯片，用于同外界连接的开关量输入、输出及通讯联络的CPLD芯片，用于接收模拟信号的运算放大器A1～A18，用于为各个芯片供电的电源芯片IC1～IC4，用于检测本电路环境温度湿度的芯片IC5，用于保存参数的芯片EEPROM等。本电路运行稳定、使用范围广泛。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术设计的是一种变流器的核心控制板方案，具体设计的是一种可以控制不大于36个功率单元所构成的变流器的核心控制板。
技术介绍
级联型变流器在不大于35kV高压系统中得到了广泛的应用，如级联型静止无功发生器SVG，级联型高压变频器，级联型同相供电电源变流器等。但是，目前控制这类变流器的核心控制电路方案存在以下缺点:1、一般由多个板卡构成的插卡式结构，接插件多，结构复杂，可靠性较低；2、一般采用总线式电路结构，板卡与板卡之间线路较长，总线之间不仅易受到串扰，也容易受:外界扰动；3、板卡与板卡相邻，板卡与板卡元之间易产生的相互干扰；4、板卡封闭在机箱内，散热性能较差；5、对板卡上的信号难于检测和测量，必需制做和使用专门设计的辅助部件进行测量，给生产检测增加了难度；6、板卡式控制电路，一般只能针对某一个具体的级联型变流器，如:要么是针对级联型静止无功发生器SVG的控制电路，要么是针对级联型高压变频器的控制电路，要么是针对级联型同相供电电源变流器的控制电路，而不能通用于上述各个类型变流器。
技术实现思路
本技术设计的是一种变流器的核心控制电路，这种电路可控制不大于由36个H桥功率单元构成的级联型变流器。此类级联型变流器主要可广泛应用于级联静止型无功发生器、级联型高压变频器、级联型同相供电电源变流器等设备上。本技术是这样实现的:一种控制36个功率单元的核心控制板，主要是由通用的现场可编程门阵列FPGA芯片、3片通用数字信号处理DSP芯片，其中I片用于核心控制算法的DSPl，其外部存储器RAMl ;可选的用于辅助计算的DSP2，其外部存储器RAM2 ;用于本电路与外界协调控制的DSP3，其外部存储器RAM3、通用复杂可编程逻辑器件CPLD芯片、通用运算放大器Al A18、通用的电源芯片ICl IC4、通用的检测温度湿度芯片IC5、用于保存参数的通用芯片EEPROM、脉冲宽度调制PWM 口、输入输出IO 口组成的，其特征是:在器件布局上若以PWM 口为上方，那么PWM 口的下方是FPGA，FPGA的下方是DSPl，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAMl，DSP3的左方是CPLD，CPLD的上方是RAM3，DSP3的背部是EEPROM, FPGA的左方是ICU IC2、IC3、IC4，RAMl和RAM3之间的左侧是IC5，DSP2的下方是运算放大器Al A18，IO口在最下方；在电路原理上PWM 口与FPGA电信号连接，RAMl与DSPl电信号连接，RAM2与DSP2电信号连接，RAMl、DSPl、RAM2、DSP2分别与FPGA电信号连接，RAM3与DSP3电信号连接，DSP3分别与DSPl和DSP2电信号连接，CPLD分别与DSP1、DSP2、DSP3、RAM3、IO 口电信号连接，通用运算放大器Al A18分别与DSP1、DSP2、DSP3、IO 口电信号连接，通用电源芯片ICl IC4与IO 口电信号连接，并为各器件提供不同电压的电源，通用芯片IC5与DSP3、EEPROM、IO 口 电信号连接。本技术还具有以下技术特征:1、所述的FPGA采用的芯片是EP3C16240C8N型。2、所述的DSP1、DSP2、DSP3采用TI公司的TMS320x28x系列器件。3、所述的CPLD采用的芯片是EPM1270T144C5型。本电路运行稳定、使用范围广泛。附图说明图1是本技术的元器件布局排列图图2是本技术的电气原理方框图具体实施方式以下结合附图和具体实施例对本技术作进一步的详细说明:如图1所示，一种控制36个功率单元的核心控制板，主要是由用于产生36个H桥功率单元控制脉冲信号和接收功率单元状态信号的通用现场可编程门阵列FPGA芯片、3片通用数字信号处理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存储器RAMl ;可选的用于辅助计算的DSP2，其外部存储器RAM2 ;用于本电路与外界协调控制的DSP3，其外部存储器RAM3、用于连接本电路与外界之间的开关量输入、输出及通讯联络的通用复杂可编程逻辑器件CPLD芯片、用于接收模拟信号的通用运算放大器Al A18、用于为各个芯片供电的通用电源芯片ICl IC4、用于检测本电路环境温度湿度的通用芯片IC5、用于保存参数的芯片EEPROM等组成的。1、电源实现方式如图2所示，本技术通用电源芯片ICl IC4通过其IO 口向内部提供+5V数字电源以及±5V模拟电源，+5V数字电源经IC1、IC2、IC3、IC4构成电源电路稳压输出1.2VU.9V、2.5V、3.3V 电压，为 FPGA、DSPl DSP3、CPLD、RAMl RAM3 等电路提供电源，±5V模拟电源直接送给运算放大器Al A18。2、IO 口信号如图2所示，本技术的IO 口信号主要包括:1路转速编码器信号ENCODER，有3根信号、16路开关量输入信号I [16]、10路开关量输出信号0[10]、2路异步串行信号SC1-1，有收、发各I根信号和SC1-2，有收、发各I根信号、I路CANbus总线，有收、发各I根信号，以上信号均连接至CPLD且可重新再定义；还有I路I2C总线，有时钟、数据各I根信号，直接连至DSP3、EEPR0M和IC5，18路模拟量输入信号Ain[18]连至运算放大器Al A18。3、PWM 口信号如图2所示，本技术的PWM 口信号主要有:36路发送信号TX[36]，36路接收信号RX [36]，均连至FPGA芯片。4、CPLD与DSPl相连的信号如图2所示，本技术的CPLD与DSPl相连的信号主要有:1路CANbus总线ICANbus信号，有收、发各I根信号、I路编码器捕获信号1EQEP，有3根信号，I路异步串行信号1SCI，有收、发各I根信号。5、CPLD与DSP2相连的信号如图2所示，本技术的CPLD与DSP2相连的信号主要有:I路CANbus总线2CANbus信号，有收、发各I根信号、I路异步串行信号2SCI，有收、发各I根信号。6、CPLD与DSP3相连的信号 如图2所示，本技术的CPLD与DSP3相连的信号主要有:2路CANbus总线3CANbus信号，有收、发各I根信号和4CANbus信号有收、发各I根信号、2路异步串行信号3SCI，有收、发各I根信号和4SCI，有收、发各I根信号、16根数据总线3Data[15:0]、19根地址总线 3Addr[18:0]、4 根控制总线 3Ctrl [4]。3Data[15:0]、3Addr [18:0]和 3Ctrl [4]也连接至存储器RAM3。7、FPGA与DSPl相连的信号如图2所示，本技术的FPGA与DSPl相连的信号主要有:6根PWM信号1PWM[6]、1根故障捕获信号1TZ、16根数据总线lData[15:0]、8根地址总线lAddr[7:0]、4根控制总线 ICtrl [4]。IData [15:0] UAddr [7:0]和 ICtrl [4]也连接至存储器 RAMl。8、FPGA与DSP2相连的信号如图2所示，本技术的FPGA与DSP2相连的信号主要有:本文档来自技高网...

【技术保护点】
种控制36个功率单元的核心控制板，主要是由通用的现场可编程门阵列FPGA芯片、3片通用数字信号处理DSP芯片，其中1片用于核心控制算法的DSP1，其外部存储器RAM1；可选的用于辅助计算的DSP2，其外部存储器RAM2；用于本电路与外界协调控制的DSP3，其外部存储器RAM3、通用复杂可编程逻辑器件CPLD芯片、通用运算放大器A1～A18、通用的电源芯片IC1～IC4、通用的检测温度湿度芯片IC5、用于保存参数的通用芯片EEPROM、脉冲宽度调制PWM口、输入输出IO口组成的，其特征是：在器件布局上若以PWM口为上方，那么PWM口的下方是FPGA，FPGA的下方是DSP1，DSP1的下方是DSP3，DSP3的下方是IO口，DSP1的右方是DSP2，DSP2的上方是RAM2，DSP1的左上方是RAM1，DSP3的左方是CPLD，CPLD的上方是RAM3，DSP3的背部是EEPROM,FPGA的左方是IC1、IC2、IC3、IC4，RAM1和RAM3之间的左侧是IC5，DSP2的下方是运算放大器A1～A18，IO口在最下方；在电路原理上PWM口与FPGA电信号连接，RAM1与DSP1电信号连接，RAM2与DSP2电信号连接，RAM1、DSP1、RAM2、DSP2分别与FPGA电信号连接，RAM3与DSP3电信号连接，DSP3分别与DSP1和DSP2电信号连接，CPLD分别与DSP1、DSP2、DSP3、RAM3、IO口电信号连接，通用运算放大器A1～A18分别与DSP1、DSP2、DSP3、IO口电信号连接，通用电源芯片IC1～IC4与?IO口电信号连接，并为各器件提供不同电压的电源，通用芯片IC5与DSP3、EEPROM、IO口电信号连接。...

【技术特征摘要】
1.一种控制36个功率单元的核心控制板，主要是由通用的现场可编程门阵列FPGA芯片、3片通用数字信号处理DSP芯片，其中I片用于核心控制算法的DSP1，其外部存储器RAMl ;可选的用于辅助计算的DSP2，其外部存储器RAM2 ;用于本电路与外界协调控制的DSP3，其外部存储器RAM3、通用复杂可编程逻辑器件CPLD芯片、通用运算放大器Al A18、通用的电源芯片ICl IC4、通用的检测温度湿度芯片IC5、用于保存参数的通用芯片EEPROM、脉冲宽度调制PWM 口、输入输出IO 口组成的，其特征是:在器件布局上若以PWM 口为上方，那么PWM 口的下方是FPGA，FPGA的下方是DSPl，DSPl的下方是DSP3，DSP3的下方是IO 口，DSPl的右方是DSP2，DSP2的上方是RAM2，DSPl的左上方是RAMl，DSP3的左方是CPLD, CPLD 的上方是 RAM3，DSP3 的背部是 EEPROM, FPGA 的左方是 ICl、IC2、IC3、IC4, RAMl和RAM3之间的左侧是IC5，DSP2的下方是运算放大器Al A18...

【专利技术属性】
技术研发人员：孙敬华，陈晨，何建华，王瑞舰，肖心凯，
申请(专利权)人：哈尔滨九洲电气股份有限公司，
类型：实用新型
国别省市：