控制电压延迟装置、使用其的数字电源转换器及其驱动方法制造方法及图纸

本发明专利技术涉及一种控制电压延迟装置、使用其的数字电源转换器及其驱动方法。示例性实施方式涉及控制电压延迟装置、数字电源转换器以及数字电源转换器的驱动方法。控制电压延迟装置产生用于控制数字电源转换器的输出电压的输出时钟信号和基准时钟信号。控制电压延迟装置根据输出电压产生具有相对于输入时钟信号的输出延迟的输出时钟信号且根据基准电压产生具有相对于输入时钟信号的基准延迟的基准时钟信号。基准电压为输出电压的目标值。

【技术实现步骤摘要】
控制电压延迟装置、使用其的数字电源转换器及其驱动方法
示例性实施方式涉及接收输出电压的反馈以控制电源转换器的输出电压和控制电源转换器的操作。
技术介绍
电源转换器接收输出电压的信息的反馈。下文中，反馈的输出电压的信息被称为反馈信息。电源转换器根据反馈信息运行，并且一致地保持输出电压。通常，用于产生应用于电源转换器的反馈信息的电路是模拟电路。配置有电阻器和电容器的电阻电容（RC）滤波器产生反馈信息。该反馈信息受RC滤波器的工艺、电压和温度（PVT）变化的影响。这是因为电阻器的系数和电容器的系数易受PVT变化的影响。此外，在将电阻器和电容器集成为一个芯片时，可以增大芯片尺寸。可使用模拟-数字转换器（ADC）代替RC滤波器来产生反馈信息，ADC将输出电压转换成数字信息。随着ADC的分辨率提高，可将输入到ADC的输出电压更准确地转化为数字信号。然而，真正的电源转换器的ADC的分辨率是有限制的。随着ADC的分辨率提高，ADC的功耗和ADC的尺寸将增大，从而限制ADC的分辨率。因此，难以产生准确的反馈信息。此外，在设计反馈信息发生电路时，必须考虑功耗和芯片尺寸。在本背景部分中所公开的以上信息仅用本文档来自技高网...

【技术保护点】
一种控制电压延迟装置，所述控制电压延迟装置产生输出时钟信号和基准时钟信号以控制数字电源转换器的输出电压，所述控制电压延迟装置包括：第一驱动器，所述第一驱动器根据所述输出电压产生所述输出时钟信号，所述输出时钟信号具有相对于输入时钟信号的输出延迟；和第二驱动器，所述第二驱动器根据基准电压产生所述基准时钟信号，所述基准时钟信号具有相对于所述输入时钟信号的基准延迟，所述基准电压为所述输出电压的目标值。

【技术特征摘要】
2011.10.31 KR 10-2011-01124481.一种控制电压延迟装置，所述控制电压延迟装置产生输出时钟信号和基准时钟信号以控制数字电源转换器的输出电压，所述控制电压延迟装置包括：第一驱动器，所述第一驱动器根据所述输出电压产生所述输出时钟信号，所述输出时钟信号相对于控制所述数字电源转换器的切换操作的时钟信号延迟，所述第一驱动器使所述输出时钟信号相对于所述时钟信号延迟；和第二驱动器，所述第二驱动器根据基准电压产生相对于所述时钟信号延迟的所述基准时钟信号，所述第二驱动器使所述基准时钟信号相对于所述时钟信号延迟，所述基准电压为所述输出电压的目标值。2.如权利要求1所述的控制电压延迟装置，其中，所述第一驱动器包括：第一晶体管，所述第一晶体管包括接收所述输出电压的栅极和连接至第一电压的第一端；反相器，所述反相器连接在所述第一晶体管的第二端和第二电压之间且接收所述时钟信号作为输入；电容器，所述电容器连接至所述反相器的输出端；以及输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，其中，所述输出反相器的输出为所述输出时钟信号。3.如权利要求2所述的控制电压延迟装置，其中，所述反相器包括：第二晶体管，所述第二晶体管包括所述时钟信号所输入的栅极和连接至所述第一晶体管的第二端的第一端；和第三晶体管，所述第三晶体管包括连接至所述第二晶体管的第二端的第一端、接收所述时钟信号的栅极以及连接至所述第二电压的第二端，且所述第二晶体管的第二端和所述第三晶体管的第一端形成所述反相器的输出端。4.如权利要求2所述的控制电压延迟装置，其中，所述第二驱动器包括：第四晶体管，所述第四晶体管包括所述基准电压所输入的栅极和连接至所述第一电压的第一端；第一反相器，所述第一反相器连接在所述第四晶体管的第二端和所述第二电压之间且接收所述时钟信号；第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，其中，所述第一输出反相器的输出为所述基准时钟信号。5.如权利要求4所述的控制电压延迟装置，其中，所述第一晶体管和所述第四晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。6.如权利要求5所述的控制电压延迟装置，其中，当流经所述第一驱动器的所述第一晶体管的灌电流使所述第一驱动器的所述电容器放电时，根据所述输出电压产生所述输出延迟，且当流经所述第二驱动器的所述第四晶体管的灌电流使所述第二驱动器的所述第一电容器放电时，根据所述基准电压产生所述基准延迟。7.如权利要求4所述的控制电压延迟装置，其中，所述第一晶体管和所述第四晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。8.如权利要求7所述的控制电压延迟装置，其中，当流经所述第一驱动器的所述第一晶体管的拉电流使所述第一驱动器的所述电容器充电时，根据所述输出电压产生所述输出延迟，且当流经所述第二驱动器的所述第四晶体管的拉电流使所述第二驱动器的所述第一电容器充电时，根据所述基准电压产生所述基准延迟。9.如权利要求1所述的控制电压延迟装置，其中，所述第一驱动器包括：第五晶体管，所述第五晶体管包括所述输出电压所输入的栅极和连接至第一电压的第一端；电流镜电路，所述电流镜电路连接所述第五晶体管的第二端和第二电压且映射流经所述第五晶体管的电流；反相器，所述反相器根据所述时钟信号输出所述电流镜电路的输出；电容器，所述电容器连接至所述反相器的输出端；以及输出反相器，所述输出反相器连接至所述电容器和所述反相器的所述输出端，其中，所述输出反相器的输出端为所述输出时钟信号。10.如权利要求9所述的控制电压延迟装置，其中，所述电流镜电路包括：第六晶体管，所述第六晶体管包括连接至所述第五晶体管的第二端的第一端、连接至所述第二电压的第二端以及连接至所述第六晶体管的第一端的栅极；和第七晶体管，所述第七晶体管包括连接至所述第六晶体管的栅极的栅极、连接至所述第二电压的第一端以及连接至所述反相器的第二端。11.如权利要求9所述的控制电压延迟装置，其中，所述反相器包括：第八晶体管，所述第八晶体管包括连接至所述电流镜电路的输出的第一端和所述时钟信号所输入的栅极；和第九晶体管，所述第九晶体管包括连接至所述第八晶体管的第二端的第一端、连接至所述第一电压的第二端以及所述时钟信号所输入的栅极，且所述第八晶体管的第二端和所述第九晶体管的第一端形成所述反相器的输出端。12.如权利要求9所述的控制电压延迟装置，其中，所述第二驱动器包括：第十晶体管，所述第十晶体管包括所述基准电压所输入的栅极和连接至所述第一电压的第一端；第一电流镜电路，所述第一电流镜电路连接所述第十晶体管的第二端和所述第二电压且映射流经所述第十晶体管的电流；第一反相器，所述第一反相器根据所述时钟信号输出所述第一电流镜电路的输出；第一电容器，所述第一电容器连接至所述第一反相器的输出端；以及第一输出反相器，所述第一输出反相器连接至所述第一电容器和所述第一反相器的输出端，其中，所述第一输出反相器的输出为所述基准时钟信号。13.如权利要求12所述的控制电压延迟装置，其中，所述第五晶体管和所述第十晶体管为N沟道晶体管，且所述第二电压高于所述第一电压。14.如权利要求13所述的控制电压延迟装置，其中，当通过复制流经所述第一驱动器的所述第五晶体管的电流所产生的拉电流使所述第一驱动器的所述电容器充电时，根据所述输出电压产生所述输出延迟，且当通过复制流经所述第二驱动器的所述第十晶体管的电流所产生的拉电流使所述第二驱动器的所述第一电容器充电时，根据所述基准电压产生所述基准延迟。15.如权利要求12所述的控制电压延迟装置，其中，所述第五晶体管和所述第十晶体管为P沟道晶体管，且所述第二电压低于所述第一电压。16.如权利要求15所述的控制电压延迟装置，其中，当通过复制流经所述第一驱动器的所述第五晶体管的电流所产生的灌电流使所述第一驱动器的所述电容器放电时，根据所述输出电压产生所述输出延迟，且当通过复制流经所述第二驱动器的所述第十晶体管的电流所产生的灌电流使所述第二驱动器的所述第一电容器放电时，根据所述基准电压产生所述基准延迟。17.如权利要求1所述的控制电压延迟装置，其中，所述第一驱动器包括：第二电容器，所述第二电容器具有根据所述输出电压而变化的电容量；第二反相器，所述第二反相器包括连接至所述第二电容器的输出端和所述时钟信号所输入的输入端；以及第二输出反相器，所述第二输出反相器连接所述第二反相器的输出端和所述第二电容器，其中，...

【专利技术属性】
技术研发人员：李圣播，赵健熙，权德起，
申请(专利权)人：快捷韩国半导体有限公司，
类型：发明
国别省市：