本发明专利技术公开了一种监控源漏多晶和管侧墙间寄生电容的测试结构，包括栅极、栅极侧墙和源漏多晶硅，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅，栅极侧墙形成于栅极的两侧，源漏多晶硅形成于栅极侧墙的外侧，栅极、栅极侧墙和源漏多晶硅均位于氧化硅浅槽隔离上方。本发明专利技术还公开所述测试结构的制造方法及一种多指结构的测试结构。本发明专利技术针对锗硅BiCMOS工艺中的自对准CMOS管，可以有效监控栅极多晶硅通过管侧墙和源漏多晶硅间的寄生电容的大小；测试结构完全建立在浅槽氧化硅隔离上，源漏多晶硅的下部是氧化硅，通过源漏多晶硅和栅极多晶硅底部产生的额外寄生电容可以忽略，所测电容单一来自源漏多晶硅-CMOS侧墙-栅极多晶硅的寄生电容。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路领域，特别涉及一种在锗硅BiCMOS工艺中针对自对准场效应管的。
技术介绍
提升半导体集成电路器件速度是缩小特征尺寸的主要原动力，但这一般需要使用昂贵的设备来实现。另外的方法则是想方设法降低器件的各种寄生效应，主要是寄生电阻和电容来实现这一目的。在锗硅BiCMOS的工艺开发中，由于锗硅异质结双极型三极管工艺中的发射极需要用到一层多晶硅，这层多晶硅可用到CMOS工艺中形成自对准的场效应管，用这一层多晶硅连出场效应管的源漏可以降低源漏区的面积，从而降低源漏和阱的寄生电容。但是，这种结构的源漏多晶硅是高出有源区单晶硅界面的，它和栅极多晶硅中间隔一个CMOS侧墙形成一个新的寄生电容CeD和Ces，如图1所示，直接影响自对准场效应管寄生电容降低的效果，虽然该寄生电容非常小，但如果无法得到有效控制或者监控，也会限制器件性能的最优化。
技术实现思路
本专利技术要解决的技术问题是提供一种监控源漏多晶和管侧墙间寄生电容的测试结构，可以直接测试自对准CMOS管中栅极多晶硅通过侧墙和源漏多晶硅之间形成的寄生电容。为此，本专利技术还提供所述测试结构的制造方法。为解决上述技术问题，本专利技术提供的监控源漏多晶和管侧墙间寄生电容的测试结构，所述测试结构包括栅极、栅极侧墙和源漏多晶硅，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅，栅极侧墙形成于栅极的两侧，源漏多晶硅形成于栅极侧墙的外侧，栅极、栅极侧墙和源漏多晶硅均位于氧化硅浅槽隔离上方。进一步地，所述栅极侧墙由氮化膜介质和氧化膜介质组成。本专利技术还提供一种监控源漏多晶和管侧墙间寄生电容的测试结构的制造方法，包括以下步骤:第I步，在硅衬底上形成氧化硅浅槽隔离；第2步，生长栅氧层，其上淀积一层栅极多晶硅，栅极多晶硅上淀积一层氮化膜介质；第3步，光刻刻蚀形成栅极，所述栅极具有氮化膜介质、栅极多晶硅和栅氧层；第4步，淀积一层氧化膜介质，氧化膜介质上淀积一层氮化膜介质；第5步，反刻氮化膜介质和氧化膜介质形成栅极侧墙；第6步，淀积发射极多晶硅；第7步，反刻形成源漏多晶硅，所述源漏多晶硅位于氧化硅浅槽隔离上。进一步地，第3步中，在氮化膜介质上涂覆光刻胶，光刻刻蚀形成栅极。本专利技术的监控源漏多晶和管侧墙间寄生电容的测试结构，所述测试结构为形成于氧化硅浅槽隔离上的多指结构，该多指结构由多个栅极和多个源漏多晶硅交替组成，且多指结构的最外侧为冗余结构的栅极，所述每个栅极的两侧为栅极侧墙，所述多指结构中的多个源漏多晶硅引出形成一个源漏引出端，位于源漏多晶硅之间的多个栅极引出形成一个栅极引出端。进一步地，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅。所述多指结构最外侧的两个冗余结构的栅极未进行电连接。本专利技术的有益效果在于:1、本专利技术针对锗硅BiCMOS工艺中的自对准CMOS管，可以有效监控栅极多晶硅通过管侧墙和源漏多晶硅间的寄生电容，并直接测量寄生电容的大小；2、测试结构完全建立在浅槽氧化硅隔离上，源漏多晶硅的下部是氧化硅，通过源漏多晶硅和栅极多晶硅底部产生的额外寄生电容可以忽略，所测电容单一来自源漏多晶硅-CMOS侧墙-栅极多晶硅的寄生电容；3、本专利技术的测试结构可以根据需要设计多指结构，增大栅极多晶硅通过管侧墙和源漏多晶娃间的寄生电容，以提闻测试精度。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明:图1是现有锗硅BiCMOS工艺中形成的寄生电容示意图；图2至图9是本专利技术测试结构制造工艺的截面示意图；图10是本专利技术中多指结构的示意图。具体实施例方式本专利技术的监控源漏多晶和管侧墙间寄生电容的测试结构，如图9所示，包括栅极、栅极侧墙和源漏多晶硅，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅，栅极侧墙形成于栅极的两侧，源漏多晶硅形成于栅极侧墙的外侧，栅极、栅极侧墙和源漏多晶硅均位于氧化硅浅槽隔离上方。其中，所述栅极侧墙由氮化膜介质和氧化膜介质组成。上述监控源漏多晶和管侧墙间寄生电容的测试结构的制造方法，包括以下步骤:第I步，在硅衬底上形成氧化硅浅槽隔离，如图2所示；第2步，生长栅氧层，其上淀积一层栅极多晶硅，栅极多晶硅上淀积一层氮化膜介质，如图3所示；第3步，在氮化膜介质上涂覆光刻胶，光刻刻蚀形成栅极，所述栅极具有氮化膜介质、棚极多晶娃和棚氧层，如图4和图5所不；第4步，淀积一层氧化膜介质，氧化膜介质上淀积一层氮化膜介质，如图6所示；第5步，反刻氮化膜介质和氧化膜介质形成栅极侧墙，如图7所示；第6步，淀积发射极多晶硅，如图8所示；第7步，反刻形成源漏多晶硅，所述源漏多晶硅位于氧化硅浅槽隔离上，如图9所/Jn ο所述测试结构为形成于氧化硅浅槽隔离上的多指结构，如图10所示，该多指结构由栅极和源漏多晶硅交替组成，且多指结构的最外侧为冗余结构的栅极，所述栅极的两侧为栅极侧墙，所述多指结构中的多个源漏多晶硅引出形成一个源漏引出端，位于源漏多晶硅之间的多个栅极弓I出形成一个栅极弓I出端。所述多指结构最外侧的两个冗余结构的栅极未进行电连接，冗余结构的栅极是为保证测试结构的工艺均匀性而增加的结构，通常这一结构围绕所需保护结构排列，而且不会进行电连接。本专利技术针对锗硅BiCMOS工艺中的自对准CMOS管，可以有效监控栅极多晶硅通过管侧墙和源漏多晶硅间的寄生电容，并直接测量寄生电容的大小；测试结构完全建立在浅槽氧化硅隔离上，源漏多晶硅的下部是氧化硅，通过源漏多晶硅和栅极多晶硅底部产生的额外寄生电容可以忽略，所测电容单一来自源漏多晶硅-CMOS侧墙-栅极多晶硅的寄生电容；本专利技术的测试结构可以根据需要设计多指结构，增大栅极多晶硅通过管侧墙和源漏多晶娃间的寄生电容，以提闻测试精度。由于源漏多晶硅的最终厚度与栅极多晶硅的间距有关，测试结构中的这一间距必须与BiCMOS工艺中的CMOS管的栅极间距相同。通过一系列的栅极多晶硅的间距值(位于源漏多晶硅之间的相邻两个栅极之间的最短距离)可以监控该间距值对源漏多晶硅最终厚度进而对寄生电容的影响。在工艺开发和优化过程中，可以根据测得的电容大小变化，选择最优化的集成工艺，进一步提高器件的性能。以上通过具体实施例对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员可做出许多变形和改进，这些也应视为本专利技术的保护范围。权利要求1.一种监控源漏多晶和管侧墙间寄生电容的测试结构，其特征在于:所述测试结构包括栅极、栅极侧墙和源漏多晶硅，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅，栅极侧墙形成于栅极的两侧，源漏多晶硅形成于栅极侧墙的外侧，栅极、栅极侧墙和源漏多晶硅均位于氧化硅浅槽隔离上方。2.根据权利要求1所述的监控源漏多晶和管侧墙间寄生电容的测试结构，其特征在于:所述栅极侧墙由氮化膜介质和氧化膜介质组成。3.—种监控源漏多晶和管侧墙间寄生电容的测试结构的制造方法，其特征在于，包括以下步骤: 第I步，在硅衬底中形成氧化硅浅槽隔离； 第2步，生长栅氧层，其上淀积一层栅极多晶硅，栅极多晶硅上淀积一层氮化膜介质； 第3步，光刻刻蚀形成栅极，所述栅极具有氮化膜介质、栅极多晶硅和栅氧层； 第4步,淀积一层氧化膜介质,氧化膜介质上淀积一层氮化膜介质； 第5步，反刻氮化膜介质和氧化膜介质形成栅极侧墙； 第6步，淀积发射极多晶硅；本文档来自技高网...
【技术保护点】
一种监控源漏多晶和管侧墙间寄生电容的测试结构，其特征在于：所述测试结构包括栅极、栅极侧墙和源漏多晶硅，所述栅极包括栅氧层和位于栅氧层上方的栅极多晶硅，栅极侧墙形成于栅极的两侧，源漏多晶硅形成于栅极侧墙的外侧，栅极、栅极侧墙和源漏多晶硅均位于氧化硅浅槽隔离上方。
【技术特征摘要】
【专利技术属性】
技术研发人员：周正良，潘嘉，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：
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