阻抗控制电路和包括阻抗控制电路的半导体器件制造技术

本发明专利技术公开了一种阻抗控制电路，包括：第一阻抗单元，第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；第二阻抗单元，第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结阻抗节点；比较电路，比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的递增/递减信号，以及产生阻抗控制电压，阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；以及计数器单元，计数器单元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及ー种产生用于控制阻抗值的阻抗控制码的阻抗控制电路，以及ー种使用产生的阻抗控制码来确定接ロ焊盘的终结阻抗值的半导体器件。
技术介绍
由于半导体器件可以高速操作，所以减小在半导体器件之间交换的信号的逻辑电压电平之间的摆动，以最小化在信号传输过程中引起的延迟时间。然而，随着信号的逻辑电压电平之间的摆动减小，噪声的影响增加，并且因半导体器件之间的接口上的阻抗失配而引起的信号反射可能会影响半导体操作。阻抗失配是由于外部噪声、电源电压的变化、操作温度、制造エ艺的改变等引起的。由于阻抗失配，数据的高速传输变得困难并且输出数据可能会失真。因此，在高速操作的半导体器件中，相邻于芯片的输入焊盘地采用终结电路。终结电路被称为片上终结电路(on-die termination circuit)。一般而言,在片上终结方案中，传输单元通过输出电路执行源终结，并且接收单元经由与连接到输入焊盘的接收电路并联连接的终结电路来执行并联终结。ZQ校准是在作为用于校准的节点的ZQ节点中执行的过程，并且ZQ校准是用于产生根据PVT (エ艺、电压和温度)条件而改变的校准码的过程。使用由ZQ校准产生的码，控制终结电路的阻抗值，更具体而言，控制半导体存储器件中的接ロ焊盘(例如，输入/输出焊盘)的阻抗值。图1说明现有的ZQ校准电路。參见图1，现有的ZQ校准电路包括參考电压发生器10、比较单元20、计数器単元30和阻抗单元40。參考电压发生器10输出參考电压V_REF。比较单元20比较參考电压V_REF的电平与阻抗节点的电压Vl的电平，产生指示是參考电压V_REF还是电压Vl较大的递增/递减信号UP/DN，以及将递增/递减信号UP/DN输出到计数器単元30。计数器単元30响应于递增/递减信号UP/DN而执行增加或减小阻抗控制码DGT_C0DE〈0:N〉的值的计数操作。将受控的阻抗控制码DGT_C0DE〈0:N>输出到阻抗单元40。阻抗单元40使用由阻抗控制码DGT_C0DE<0:N>确定的阻抗值来对阻抗节点执行终结。重复这个过程过程直到阻抗节点处的电压Vl的电平变得与參考电压V_REF的电平相同为止。图2说明阻抗节点处的电压Vl通过图1所示的校准操作而接近參考电压V_REF的过程。參见图2，由于通过作为数字信号的阻抗控制码DGT_C0DE〈0:N>来控制构成阻抗単元40的多个阻抗，发生开关误差(bang-bang eiror)。开关误差指示如下现象:在校准操作期间，阻抗节点处的电压与參考电压V_REF的电平没有精确地相对应，并且当參照參考电压V_REF观察时，阻抗节点处的电压以台阶方式上升和下降。因此，当使用阻抗控制码DGT_C0DE〈0:N>作为数字信号来执行校准操作时，难以将阻抗节点处的电压Vl的电平控制为与參考电压V_REF的电平精确地对应，如在发生开关误差的情况下。
技术实现思路
本专利技术的实施例涉及可以防止当使用减小的区域时发生开关误差、并可以精确地校准阻抗的阻抗控制电路，以及包括阻抗控制电路的半导体器件。根据本专利技术的一个实施例，ー种阻抗控制电路包括:第一阻抗单元，所述第一阻抗単元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；第二阻抗单元，所述第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结阻抗节点；比较电路，所述比较电路被配置成比较阻抗节点的电压电平与參考电压的电压电平，产生指示阻抗节点的电压是否大于參考电压的递增/递减信号，以及产生阻抗控制电压，所述阻抗控制电压具有与阻抗节点的电压和參考电压之间的差相对应的电压电平；以及计数器単元，所述计数器単元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。根据本专利技术的另ー个实施例，ー种阻抗控制电路包括:第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点；第二阻杭単元，所述第二阻抗单元被配置成使用响应于不包括在第一比特组中的阻抗控制码的其余比特与阻抗控制电压中的ー个而确定的阻抗值，来终结阻抗节点；比较电路，所述比较电路被配置成比较阻抗节点的电压电平与參考电压的电压电平，产生指示阻抗节点的电压是否大于參考电压的递增/递减信号，以及产生阻抗控制电压，所述阻抗控制电压具有与阻抗节点和參考电压之间电压电平差相对应的电压电平；以及计数器単元，所述计数器単元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。根据本专利技术的另ー个实施例，ー种阻抗控制电路包括:第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制码确定的阻抗值来上拉驱动阻抗节点；第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用由上拉阻抗控制电压确定的阻抗值来上拉驱动阻抗节点；第一虚设上拉阻抗单元，所述第一虚设上拉阻抗采用与第一上拉阻抗単元相同的方式来被配置成上拉驱动第一节点；第二虚设上拉阻抗単元，所述第二虚设上拉阻抗单元采用与第二上拉阻抗単元相同的方式来被配置成上拉驱动第一节点；第ー下拉阻抗单元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制码确定的阻抗值来下拉驱动第一节点；第二下拉阻抗単元，所述第二下拉阻抗単元被配置成使用由下拉阻抗控制电压确定的阻抗值来下拉驱动第一节点；上拉比较电路，所述上拉比较电路被配置成比较阻抗节点的电压电平与參考电压的电压电平，产生指示阻抗节点的电压是否大于參考电压的第一递增/递减信号，以及产生上拉阻抗控制电压，所述上拉阻抗控制电压具有与阻抗节点的电压和參考电压之间的差相对应的电压电平；下拉比较电路，所述下拉比较电路被配置成比较第一节点的电压电平与參考电压的电压电平，产生指示第一节点的电压是否大于參考电压的第二递增/递减信号，以及产生下拉阻抗控制电压，所述下拉阻抗控制电压具有与第一节点的电压和參考电压之间的差相对应的电压电平；上拉计数器単元，所述上拉计数器単元被配置成响应于第一递增/递减信号而增加或减小上拉阻抗控制码的值；以及下拉计数器単元，所述下拉计数器単元被配置成响应于第二递增/递减信号而增加或减小下拉阻抗控制码的值。根据本专利技术的另ー个实施例，ー种阻抗控制电路包括:第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制码的第一比特组确定的阻抗值来上拉驱动阻抗节点；第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用响应于不包括在上拉阻抗控制码的第一比特组中的上拉阻抗控制码的其余比特与上拉阻抗控制电压中的ー个而确定的阻抗值，来上拉驱动阻抗节点；第一虚设上拉阻抗单元，所述第一虚设上拉阻抗单元采用与第一上拉阻抗単元相同的方式来被配置成上拉驱动第一节点；第二虚设上拉阻抗单元，所述第二虚设上拉阻抗单元采用与第二上拉阻抗単元相同的方式来被配置成上拉驱动第一节点；第一下拉阻抗単元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制码的第一比特组确定的阻抗值来下拉驱动第一节点；第二下拉阻抗単元，所述第二下拉阻抗单元被配置成使用响应于不包括在下拉阻抗控制码的第一比特组中的下拉阻抗控制码的其余比特与下拉阻抗控制电压中的ー个而确定的阻抗值，来下拉驱动第一节点；上拉比较电路，所述上拉比较电路被配置成比较阻抗节点的电压电平与參考电压的电压电平，产生指示阻抗节点的电压是否大于參考电压的第一递增/递减信号，本文档来自技高网...

【技术保护点】
一种阻抗控制电路，包括：第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；第二阻抗单元，所述第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结所述阻抗节点；比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压和所述参考电压之间的差相对应的电压电平；以及计数器单元，所述计数器单元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。

【技术特征摘要】
2011.11.08 KR 10-2011-01160701.一种阻抗控制电路，包括: 第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点； 第二阻抗单元，所述第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结所述阻抗节点； 比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与參考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述參考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压和所述參考电压之间的差相对应的电压电平；以及 计数器単元，所述计数器単元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。2.一种阻抗控制电路，包括: 第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点； 第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在所述第一比特组中的阻抗控制码的其余比特与阻抗控制电压中的ー个而确定的阻抗值，来终结所述阻抗节点； 比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与參考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述參考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压 具有与所述阻抗节点的电压电平和所述參考电压的电压电平之间的差相对应的电压电平；以及 计数器単元，所述计数器単元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。3.按权利要求2所述的阻抗控制电路，其中，所述第二阻抗单元在所述阻抗节点的电压处在临界范围之外时响应于所述阻抗控制码的所述其余比特而受控制，并且所述第二阻抗单元在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而受控制。4.按权利要求3所述的阻抗控制电路，其中，所述临界范围是比所述參考电压的电压电平大的电压与小于比所述參考电压大第一值的电压电平的电压之间的范围。5.按权利要求2所述的阻抗控制电路，其中，所述第一阻抗单元包括多个电阻器，所述多个电阻器并联连接到所述阻抗节点并响应于所述阻抗控制码的所述第一比特组的各个比特而被导通和关断。6.按权利要求2所述的阻抗控制电路，其中，所述第二阻抗单元包括至少ー个电阻器，所述至少一个电阻器并联连接到所述阻抗节点，所述至少一个电阻器在所述阻抗节点的电压处在所述临界范围之外时响应于所述阻抗控制码的所述其余比特而被导通和关断，并在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而改变阻抗值。7.按权利要求2所述的阻抗控制电路，其中，所述计数器単元在所述阻抗节点的电压处在所述临界范围之外时执行増加或减小所述阻抗控制码的值的操作，并且在所述阻抗节点的电压处在所述临界范围之内时中断増加或减小所述阻抗控制码的值的操作。8.按权利要求2所述的阻抗控制电路，还包括:控制单元，所述控制単元被配置成将所述阻抗控制码的所述第一比特组输出到所述第一阻抗单元，当所述阻抗节点的电压处在所述临界范围之外时将所述阻抗控制码的所述其余比特输出到所述第二阻抗单元，并且当所述阻抗节点的电压处在所述临界范围之内时将所述阻抗控制电压输出到所述第二阻抗单元。9.按权利要求8所述的阻抗控制电路，其中，所述控制単元包括: 第一输出部，所述第一输出部被配置成将从所述计数器单元输出的所述阻抗控制码的所述第一比特组输出到所述第一阻抗单元； 储存部，所述储存部被配置成储存所述阻抗控制码； 比较确定部，所述比较确定部被配置成比较储存在所述储存部中的前一阻抗控制码与从所述计数器单元输出的当前阻抗控制码，并响应于比较结果而输出选择信号；以及 第二输出部，所述第二输出部被配置成响应于所述选择信号而将所述阻抗控制码的所述其余比特与所述阻抗控制电压中的一个输出到所述第二阻抗单元。10.按权利要求9所述的阻抗控制电路，其中，当储存在所述储存部中的前一阻抗控制码与从所述计数器单元输出的当前阻抗控制码相比彼此不相同时，所述选择信号被去激活，而当所述前ー阻抗控制码与所述当前阻抗控制码相同时，所述选择信号被激活。11.按权利要求8所述的阻抗控制电路，其中，所述控制単元包括: 第一子比较部，所述 第一子比较部被配置成比较所述參考电压与所述阻抗节点的电压； 第二子比较部，所述第二子比较部被配置成将比所述參考电压大第一值的电压与所述阻抗节点的电压进行比较； 第三比较部，所述第三比较部被配置成比较所述第一子比较部的输出信号与所述第二子比较部的输出信号，并响应于比较结果而输出选择信号； 第一输出部，所述第一输出部被配置成将从所述计数器单元输出的阻抗控制码的第一比特组输出到所述第一阻抗单元；以及 第二子输出部，所述第二子输出部被配置成响应于所述选择信号而将所述阻抗控制码的其余比特与所述阻抗控制电压中的一个输出到所述第二阻抗单元。12.按权利要求2所述的阻抗控制电路，其中，所述比较电路包括第一比较单元和第二比较单元， 其中，所述第一比较单元包括第一运算放大器，所述第一运算放大器接收所述阻抗节点的电压和所述參考电压，以及其中，所述第二比较单元包括: 第二运算放大器，所述第二运算放大器被配置成接收第一节点的电压和第二节点的电压； 第一电阻器，所述第一电阻器具有被施加所述參考电压的第一端部、和与所述第一节点连接的第二端部； 第二电阻器，所述第二电阻器具有被施加所述阻抗节点的电压的第一端部、利与所述第二节点连接的第二端部； 第三电阻器，所述第三电阻器具有与所述第一节点连接的第一端部、和与所述第二运算放大器的输出端子连接的第二端部；以及第四电阻器，所述第四电阻器具有被施加接地电压的第一端部、和与所述第二节点连接的第二端部。13.按权利要求2所述的阻抗控制电路，其中，所述比较电路包括: 运算放大器，所述运算放大器被配置成经由所述运算放大器的各个输入端而接收第一节点的电压和第二节点的电压； 第一电阻器，所述第一电阻器具有被施加所述參考电压的第一端部、利与所述第一节点连接的第二端部； 第一开关，所述第一开关与所述第一电阻器并联连接，并且被配置成当选择信号被去激活时而被导通； 第二电阻器，所述第二电阻器具有被施加所述阻抗节点的电压的第一端部、和与所述第二节点连接的第二端部； 第二开关，所述第二开关与所述第二电阻器并联连接，并且被配置成当所述选择信号被去激活时而被导通； 第三电阻器，所述第三电阻器具有与所述第一节点连接的第一端部； 第三开关，所述第三开关具有与所述第三电阻器的第二端部连接的第一端部、和与所述运算放大器的输出端子连接的第二端部，并且所述第三开关被配置成当所述选择信号被激活时而被导通； 第四电阻器，所述第四电阻器具有被施加接地电压的第一端部；以及第四开关，所述第四开关具有与所述第四电阻器的第二端部连接的第一端部、和与所述第二节点连接的第二端部，并且所述第四开关被配置成当所述选择信号被激活时而被导通。14.按权利要求13所述的阻抗控制电路，其中，所述第一电阻器至所述第四电阻器具有相同的阻抗值。15.一种阻抗控制电路,包括: 第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制码确定的阻抗值来上拉驱动阻抗节点； 第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用由上拉阻抗控制电压确定的阻抗值来上拉驱动所述阻抗节点； 第一虚设上拉阻抗单元，所述第一虚设上拉阻抗单元采用与所述第一上拉阻抗単元相同的方式来被配置成上拉驱动第一节点； 第二虚设上拉阻抗単元，所述第二虚设上拉阻抗单元采用与所述第二上拉阻抗単元相同的方式来被配置成上拉驱动所述第一节点； 第一下拉阻抗単元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制码确定的阻抗值来下拉驱动所述第一节点； 第二下拉阻抗単元，所述第二下拉阻抗単元被配置成使用由下拉阻抗控制电压确定的阻抗值来下拉驱动所述第一节点； 上拉比较电路，所述上拉比较电路被配置成比较所述阻抗节点的电压电平与參考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述參考电压的第一递增/递减信号，以及产生所述上拉阻抗控制电压，所述上拉阻抗控制电压具有与所述阻抗节点的电压和所述參考电压之间的差相对应的电压电平； 下拉比较电路，所述下拉比较电路被配置成比较所述第一节点的电压电平与所述參考电压的电压电平，产生指示所述第一节点的电压是否大于所述參考电压的第二递增/递减信号，以及产生所述下拉阻抗控制电压，所述下拉阻抗控制电压具有与所述第一...

【专利技术属性】
技术研发人员：李智王，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：