集成电路最长可测路径选择测试方法及系统技术方案

本发明专利技术公开了一种集成电路最长可测路径选择测试方法及系统，涉及数字集成电路测试技术领域，本发明专利技术通过对集成电路进行预处理，获得了所述集成电路中的所有b-f段，避免了回溯，降低了在路径选择时，减少了对部分路径的测试次数，大大提高了集成电路最大路径选择的效率，实现了提高延迟故障测试的效率。

【技术实现步骤摘要】

本专利技术涉及数字集成电路测试
，特别涉及一种集成电路最长可测路径选择测试方法及系统。
技术介绍
在数字电路测试领域，针对延迟测试提出的方法有很多，其中两种主要的故障模型是跳变故障模型和路径延迟故障模型。跳变故障模型所需要的传出路径并不要求是通过目标门的最长路径，但是如果跳变故障非常小，则由于传出路径太短，则该小延迟故障(SDD)有可能逃脱测试，因此很有必要提出一些最长可测路径选择方法。Sharma and Patel提出了一种基于图论和ATPG-driven的方法,通过选择一小部分最长路径来覆盖所有的门，该方法分从门往前到PI和从门往后到PO分别找最长路径，但该方法只适合选择通过每个门的一条最长路径，不能扩展到选择通过每个门的多条最长路径。该算法具有较高的复杂度，路径选择的时间较长。Tayade and Abraham通过建立一个SAT-based constraint-sat isf act ion问题来估算在串扰存在情况下的最大路径延迟，从而提取逻辑和时间的约束。这些方法都在寻找可测路径时采用了未加修改的ATPG(Automatic Test PatternGenaration,自动测试向量生成)策略，由于大量的回溯，从而造成时间开销很大。Walker等人选择通过每个门的k条最长路径,该方法标志每个门的扇入扇出区，从能够达到门的PI开始往后一次扩展一个门，直到扩展到PO。每次扩展一个门，就需要判断这条路径是否可测，对可测性的判断需要花费太多的时间。
技术实现思路
(一 )要解决的技术问题本专利技术要解决的技术问题是:如何提闻集成电路最大路径选择的效率，以提闻延迟故障测试的效率。( 二 )技术方案为解决上述技术问题，本专利技术提供了一种集成电路最长可测路径选择测试方法，包括以下步骤:S1:对集成电路进行预处理，以获得所述集成电路中的所有b-f段，所述b-f段是指一对具有前后继关系、并存在敏化值冲突的段；S2:将所述集成电路中的当前门V的扇入区域和扇出区域所包括的门依次放入集合IN和集合OUT中；S3:从当前门V开始，记录与其对应的集合IN中的每个门到当前门V的期望最大延迟、以及与其对应的集合OUT中的每个门到输出的期望最大延迟，所述期望最大延迟为两个门之间，不考虑经过所述两个门的路径是否可测的最大延迟；S4:判断与当前门V对应的集合IN中的每一个输入,若与当前门V之间未构成b-f段，则将该输入所处的段放入集合Frat中，所述集合Frat为包含了所有能够经过门V的部分路径，并按照所述部分路径的最大期望延迟排序的集合；S5:若所述集合Fwt为空集，则结束后续步骤，否则执行步骤S6 ；S6:从集合Frat中选择具有最大期望延迟的部分路径P，检查其后继的所有段的期望延迟，并选择期望延迟最大的后继段S，若后继段S与部分路径P不构成b-f段，则将后继段S加入部分路径P中，以实现对部分路径P的更新，再重复执行步骤S6，直到所述部分路径P到达输出后，将该部分路径P作为路径，再执行步骤S7，若后继段S与部分路径P构成b-f段，则执行步骤S6继续选择其他的期望延迟最大的后继段，若不存在能够选择的后继段，则执行步骤S8;S7:若该路径已经在所选择地可测路径集合中，则直接保留该路径，否则采用自动测试向量生成工具对该路径进行可测性测试，若不可测，则返回至步骤S6，若可测，则将该路径作为路径选择的结果，并将该结果放入所述可测路径集合中，将当前门V更新为其他的门，返回步骤S2，直至所述集成电路中的所有门均被选择过后，再执行步骤S9 ；S8:将该部分路径P末尾的段去掉，并在集合Frat中重新选择期望延迟最大的部分路径，返回步骤S6 ；S9:对所述可测路径集合中的每一条路径进行敏化，以生成相应的测试向量，并通过生成的测试向量进行延迟故障测试。优选地,步骤SI具体包括以下步骤:Sll:将集成电路划分为若干无扇出的段；S12:从以输入为起点的段开始以段为单位扫描所述集成电路，并记录每一个段的后继段；S13:通过对每一个段和与其对应的后继段进行敏化，检查每一个段和与其对应的后继段之间的敏化值是否存在冲突，若存在冲突，则将该段和其后继段作为一对b-f段，以记录所有的b-f段。优选地,步骤S2具体包括以下步骤:S21:判断当前门V是否为输入，若是，则执行步骤S22，若否，则执行步骤S23 ；S22:从当前门V向前遍历，获得其扇出区域，并将扇出区域所到达的输出放入集合0UT，并将当前门V放入集合IN ；S23:从当前门V向后遍历，获得其扇入区域，并将扇入区域所包含的输入放入集合IN，从当前门V向前遍历，获得其扇出区域，并将扇出区域所到达的输出放入集合OUT。本专利技术还公开了一种集成电路最长可测路径选择测试系统，包括:预处理模块，用于对集成电路进行预处理，以获得所述集成电路中的所有b-f段，所述b-f段是指一对具有前后继关系、并存在敏化值冲突的段；放入模块，用于将所述集成电路中的当前门V的扇入区域和扇出区域所包括的门依次放入集合IN和集合OUT中；记录模块,用于从当前门V开始,记录与其对应的集合IN中的每个门到当前门V的期望最大延迟、以及与其对应的集合OUT中的每个门到输出的期望最大延迟，所述期望最大延迟为两个门之间，不考虑经过所述两个门的路径是否可测的最大延迟；路径判断模块，用于判断与当前门V对应的集合IN中的每一个输入，若与当前门V之间未构成b-f段，则将该输入所处的段放入集合Fwt中，所述集合Frat为包含了所有能够经过门V的部分路径，并按照所述部分路径的最大期望延迟排序的集合；集合判断模块，用于若所述集合Frat为空集，则结束后续步骤，否则执行路径更新模块；路径更新模块，用于从集合Frat中选择具有最大期望延迟的部分路径P，检查其后继的所有段的期望延迟，并选择期望延迟最大的后继段S，若后继段S与部分路径P不构成b-f段，则将后继段S加入部分路径P中，以实现对部分路径P的更新，再重复执行路径更新模块，直到所述部分路径P到达输出后，将该部分路径P作为路径，再执行可测性判断模块，若后继段S与部分路径P构成b-f段，则执行路径更新模块继续选择其他的期望延迟最大的后继段，若不存在能够选择的后继段，则执行重新选择模块；可测性判断模块，用于若该路径已经在所选择地可测路径集合中，则直接保留该路径，否则采用自动测试向量生成工具对该路径进行可测性测试，若不可测，则返回至路径更新模块，若可测，则将该路径作为路径选择的结果，并将该结果放入所述可测路径集合中，将当前门V更新为其他的门，返回放入模块，直至所述集成电路中的所有门均被选择过后，再执行测试模块；重新选择模块，用于将该部分路径P末尾的段去掉，并在集合Fwt中重新选择期望延迟最大的部分路径，返回路径更新模块；测试模块，用于对所述可测路径集合中的每一条路径进行敏化，以生成相应的测试向量，并通过生成的测试向量进行延迟故障测试。优选地，预处理模块具体包括:划分模块，用于将集成电路划分为若干无扇出的段；扫描模块，用于从以输入为起点的段开始以段为单位扫描所述集成电路，并记录每一个段的后继段；敏化检查模块，用于通过对每一个段和与其对应的后继段进行敏化，检查每一个段和与其对应的后继段之间的敏化值是否存在冲突，若存在冲本文档来自技高网...

【技术保护点】
一种集成电路最长可测路径选择测试方法，其特征在于，包括以下步骤：S1：对集成电路进行预处理，以获得所述集成电路中的所有b?f段，所述b?f段是指一对具有前后继关系、并存在敏化值冲突的段；S2：将所述集成电路中的当前门v的扇入区域和扇出区域所包括的门依次放入集合IN和集合OUT中；S3：从当前门v开始，记录与其对应的集合IN中的每个门到当前门v的期望最大延迟、以及与其对应的集合OUT中的每个门到输出的期望最大延迟，所述期望最大延迟为两个门之间，不考虑经过所述两个门的路径是否可测的最大延迟；S4：判断与当前门v对应的集合IN中的每一个输入，若与当前门v之间未构成b?f段，则将该输入所处的段放入集合Fout中，所述集合Fout为包含了所有能够经过门v的部分路径，并按照所述部分路径的最大期望延迟排序的集合；S5：若所述集合Fout为空集，则结束后续步骤，否则执行步骤S6；S6：从集合Fout中选择具有最大期望延迟的部分路径P，检查其后继的所有段的期望延迟，并选择期望延迟最大的后继段S，若后继段S与部分路径P不构成b?f段，则将后继段S加入部分路径P中，以实现对部分路径P的更新，再重复执行步骤S6，直到所述部分路径P到达输出后，将该部分路径P作为路径，再执行步骤S7，若后继段S与部分路径P构成b?f段，则执行步骤S6继续选择其他的期望延迟最大的后继段，若不存在能够选择的后继段，则执行步骤S8；S7：若该路径已经在所选择地可测路径集合中，则直接保留该路径，否则采用自动测试向量生成工具对该路径进行可测性测试，若不可测，则返回至步骤S6，若可测，则将该路径作为路径选择的结果，并将该结果放入所述可测路径集合中，将当前门v更新为其他的门， 返回步骤S2，直至所述集成电路中的所有门均被选择过后，再执行步骤S9；S8：将该部分路径P末尾的段去掉，并在集合Fout中重新选择期望延迟最大的部分路径，返回步骤S6；S9：对所述可测路径集合中的每一条路径进行敏化，以生成相应的测试向量，并通过生成的测试向量进行延迟故障测试。...

【技术特征摘要】
1.种集成电路最长可测路径选择测试方法，其特征在于，包括以下步骤: S1:对集成电路进行预处理，以获得所述集成电路中的所有b-f段，所述b-f段是指一对具有前后继关系、并存在敏化值冲突的段； 52:将所述集成电路中的当前门V的扇入区域和扇出区域所包括的门依次放入集合IN和集合OUT中； 53:从当前门V开始，记录与其对应的集合IN中的每个门到当前门V的期望最大延迟、以及与其对应的集合OUT中的每个门到输出的期望最大延迟，所述期望最大延迟为两个门之间，不考虑经过所述两个门的路径是否可测的最大延迟； 54:判断与当前门V对应的集 合IN中的每一个输入，若与当前门V之间未构成b-f段，则将该输入所处的段放入集合Frat中，所述集合Fwt为包含了所有能够经过门V的部分路径，并按照所述部分路径的最大期望延迟排序的集合； 55:若所述集合Ftjut为空集，则结束后续步骤，否则执行步骤S6 ； 56:从集合Fwt中选择具有最大期望延迟的部分路径P，检查其后继的所有段的期望延迟，并选择期望延迟最大的后继段S，若后继段S与部分路径P不构成b-f段，则将后继段S加入部分路径P中，以实现对部分路径P的更新，再重复执行步骤S6，直到所述部分路径P到达输出后，将该部分路径P作为路径，再执行步骤S7，若后继段S与部分路径P构成b-f段，则执行步骤S6继续选择其他的期望延迟最大的后继段，若不存在能够选择的后继段，则执行步骤S8 ； 57:若该路径已经在所选择地可测路径集合中，则直接保留该路径，否则采用自动测试向量生成工具对该路径进行可测性测试，若不可测，则返回至步骤S6，若可测，则将该路径作为路径选择的结果，并将该结果放入所述可测路径集合中，将当前门V更新为其他的门，返回步骤S2，直至所述集成电路中的所有门均被选择过后，再执行步骤S9 ； 58:将该部分路径P末尾的段去掉，并在集合Frat中重新选择期望延迟最大的部分路径，返回步骤S6; 59:对所述可测路径集合中的每一条路径进行敏化，以生成相应的测试向量，并通过生成的测试向量进行延迟故障测试。2.权利要求1所述的方法，其特征在于，步骤SI具体包括以下步骤: 511:将集成电路划分为若干无扇出的段； 512:从以输入为起点的段开始以段为单位扫描所述集成电路，并记录每一个段的后继段； 513:通过对每一个段和与其对应的后继段进行敏化，检查每一个段和与其对应的后继段之间的敏化值是否存在冲突，若存在冲突，则将该段和其后继段作为一对b-f段，以记录所有的b-f段。3.权利要求1或2所述的方法，其特征在于，步骤S2具体包括以下步骤: 521:判断当前门V是否为输入，若是，则执行步骤S22，若否，则执行步骤S23 ； 522:从当前门V向前遍历，获得其扇出区域，并将扇出区域所到达的输出放入集合OUT,并将当前门V放入集合IN ； 523:从当前门V向后遍历，获得其扇入区域，并将扇入区域所包含的输入放入集合IN，从当前门V向前遍历，获得其扇出区域，并将扇出区域所到达的输出放入集合OUT。4.种集成电路最长可测路径选择测试系统，其特征在于，包括: 预处理模...

【专利技术属性】
技术研发人员：向东，李建波，随文杰，
申请(专利权)人：清华大学，
类型：发明
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