一种可配置的边界扫描寄存器链电路制造技术

本发明专利技术公开了一种可配置的边界扫描寄存器链电路，该边界扫描寄存器链电路包含多个依次串联连接的边界扫描寄存器链单元，每个边界扫描寄存器链单元由依次串联连接的三态路径边界扫描寄存器组、输出路径边界扫描寄存器组和输入路径边界扫描寄存器组构成，其中三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组被安排设置于芯片内核电路与芯片管脚之间，均用于实现输入输出IO中三态控制信号、输出信号及输入信号的边界扫描测试，实现三态控制信号、输出信号及输入信号的可控性和可观测性，且通过对配置信号的配置能够将该三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组插入或移出当前边界扫描寄存器链电路。

【技术实现步骤摘要】

本专利技术涉及集成电路
，更具体地涉及一种可配置的边界扫描寄存器链电路。
技术介绍
由联合测试行动组提出的边界扫描技术，采用IEEE1149.1标准的JTAG协议，通过在芯片输入输出管脚与内核电路之间的边界扫描寄存器组对芯片及其外围电路进行测试，在提高芯片的可控性和可观测性的同时，克服了复杂电路系统板级测试问题。利用边界扫描测试技术可以有效地降低单板成本，提高测试质量，缩短产品研发周期，因此基于标准JTAG协议的边界扫描电路被广泛的集成电路所采用。图1示出的是常用的边界扫描电路的基本结构，在芯片的内核电路与IO管脚之间插入的边界扫描寄存器组彼此相连构成边界扫描寄存器链，通过专用的JTAG测试端口TMS、TCK、TD1、及TD0，采用IEEE1149.1标准的边界扫描测试技术，通过边界扫描寄存器链可以实现对芯片管脚的完全控制:观测信号或者输入信号，进而实现对芯片的测试及系统板级测试。在IEEEl 149.1标准中，intest或者extest测试模式均是基于边界扫描寄存器链进行测试数据的输入、测试结果的输出，由边界扫描寄存器组构成的边界扫描寄存器链的长度对于芯片的有效测试频率有重要影响。以普通ASIC芯片的标准EXTEST测试模式作说明，假设芯片的边界扫描寄存器链含有N个边界扫描寄存器组，且需要测试的连接管脚信号处于最后一个边界扫描寄存器组中，测试时钟TCK的频率为IOMHz，忽略操作过程中JTAG控制状态机的时钟周期，完成一次测试数据的串行输入将需要N个TCK时钟周期，有效的测试频率仅为t，因此随着边界扫描寄存器链长度的增加，有效测试频率将进一步降低。而芯片在不同应用中，实际使用的输入输出管脚很可能会不同，尤其在可编程电路芯片的使用中会存在大量的冗余管脚，在这些情况下，固定的冗余的边界扫描寄存器组将会大大降低边界扫描测试的有效频率。
技术实现思路
(一 )要解决的技术问题有鉴于此，本专利技术的主要目的在于提供一种可配置的边界扫描寄存器链电路，通过对各个边界扫描寄存器组配置信号的控制，以将各个边界扫描寄存器组插入或移出芯片的边界扫描寄存器链，减少芯片中冗余的边界扫描寄存器组，使边界扫描寄存器链有效长度减小，提高芯片边界扫描的有效测试频率。( 二 )技术方案为达到上述目的，本专利技术提供了一种可配置的边界扫描寄存器链电路，该边界扫描寄存器链电路包含多个依次串联连接的边界扫描寄存器链单元，每个边界扫描寄存器链单元由依次串联连接的三态路径边界扫描寄存器组、输出路径边界扫描寄存器组和输入路径边界扫描寄存器组构成，其中三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组被安排设置于芯片内核电路与芯片管脚之间，均用于实现输入输出IO中三态控制信号、输出信号及输入信号的边界扫描测试，实现三态控制信号、输出信号及输入信号的可控性和可观测性，且通过对配置信号的配置能够将该三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组插入或移出当前边界扫描寄存器链电路。上述方案中，所述三态路径边界扫描寄存器组包括:一数据选通器101，其输出为cap_t,由边界扫描控制信号capture控制，用于实现对来自芯片内核的三态控制信号ti的可观测性；一数据选通器102，由边界扫描指令extest控制，在执行extest测试指令时，使三态控制信号to来自数据锁存器105，实现三态控制信号to的可控性；一数据选通器103，由边界扫描控制信号shift及一配置信号cfg_t控制，其有三个数据输入，一是来自与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_t，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_t，再一是来自数据选通器101的输出cap_t，其输出bo_t既作为该边界扫描寄存器组的移位寄存器104的数据输入，同时也作为该三态路径边界扫描寄存器组的旁路输出；一移位寄存器104,由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_t同时与数据选通器101的一输入及数据锁存器102的数据输入相连，同时也作为该三态路径边界扫描寄存器组的移位寄存器输出；以及一数据锁存器105，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器104的数据输出。上述方案中，所述输出路径边界扫描寄存器组包括:一数据选通器201，由边界扫描控制信号capture控制，其输出为cap_o，用于实现对来自芯片内核的三态控制信号oi的可观测性；一数据选通器202，由边界扫描指令extest控制，在执行extest测试指令时，使输出信号O0来自数据锁存器205，实现输出信号00的可控性；一数据选通器203，由边界扫描控制信号shift及一配置信号cfg_o控制，其有三个数据输入，一是来自与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_o，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_o，再一是来自数据选通器201的输出cap_o，其输出bo_o既作为该边界扫描寄存器组的移位寄存器204的数据输入，同时也作为该输出路径边界扫描寄存器组的旁路输出；一移位寄存器204,由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_0同时与数据选通器201的一输入及数据锁存器205的数据输入相连，同时也作为该输出路径边界扫描寄存器组的移位寄存器输出；以及一数据锁存器205，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器204的数据输出。上述方案中，所述输入路径边界扫描寄存器组包括:一数据选通器301，其输出为cap」，由边界扫描控制信号capture控制，用于实现对来自芯片内核的三态控制信号ii的可观测性；一数据选通器302，由边界扫描指令intest控制，在执行intest测试指令时，使输出信号io来自数据锁存器305，实现输出信号io的可控性；一数据选通器303，由边界扫描控制信号shift及一配置信号cfg_i控制，其有三个数据输入，一是来自与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_i，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_i，再一是来自数据选通器301的输出cap」，其输出bo_i既作为该边界扫描寄存器组的移位寄存器304的数据输入，同时也作为该输出路径边界扫描寄存器组的旁路输出；一移位寄存器304,由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_i同时与数据选通器301的一输入及数据锁存器305的数据输入相连，同时也作为该输出路径边界扫描寄存器组的移位寄存器输出；以及一数据锁存器305，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器304的数据输出。上述方案中，所述三态路径边界扫描寄存器组的旁路输出bo_t连接相邻边界扫描寄存器组的旁路输入bi_o、bi_i或bi_t，所述三态路径边界扫描寄存器组的移位寄存器输出shiftout_t连接相邻边界扫描寄存器组的移位寄存器输入shiftin_o、shiftin_i或shiftin_t ;所述输出路径边界扫描寄存器组的旁路输出bo_o连接相邻边界扫描寄存器组的旁路输入bi_o、bi_i或bi_t，所述输出路径边界扫描寄存器组本文档来自技高网...

【技术保护点】
一种可配置的边界扫描寄存器链电路，其特征在于，该边界扫描寄存器链电路包含多个依次串联连接的边界扫描寄存器链单元，每个边界扫描寄存器链单元由依次串联连接的三态路径边界扫描寄存器组、输出路径边界扫描寄存器组和输入路径边界扫描寄存器组构成，其中三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组被安排设置于芯片内核电路与芯片管脚之间，均用于实现输入输出IO中三态控制信号、输出信号及输入信号的边界扫描测试，实现三态控制信号、输出信号及输入信号的可控性和可观测性，且通过对配置信号的配置能够将该三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组插入或移出当前边界扫描寄存器链电路。

【技术特征摘要】
1.一种可配置的边界扫描寄存器链电路，其特征在于，该边界扫描寄存器链电路包含多个依次串联连接的边界扫描寄存器链单元，每个边界扫描寄存器链单元由依次串联连接的三态路径边界扫描寄存器组、输出路径边界扫描寄存器组和输入路径边界扫描寄存器组构成，其中三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组被安排设置于芯片内核电路与芯片管脚之间，均用于实现输入输出IO中三态控制信号、输出信号及输入信号的边界扫描测试，实现三态控制信号、输出信号及输入信号的可控性和可观测性，且通过对配置信号的配置能够将该三态路径边界扫描寄存器组、输出路径边界扫描寄存器组或输入路径边界扫描寄存器组插入或移出当前边界扫描寄存器链电路。2.根据权利要求1所述的可配置的边界扫描寄存器链电路，其特征在于，所述三态路径边界扫描寄存器组包括: 一数据选通器(101)，其输出为cap_t，由边界扫描控制信号capture控制，用于实现对来自芯片内核的三态控制信号ti的可观测性； 一数据选通器(102),由边界扫描指令extest控制,在执行extest测试指令时,使三态控制信号to来自数据锁存器(105)，实现三态控制信号to的可控性； 一数据选通器(103)，由边界扫描控制信号shift及一配置信号cfg_t控制，其有三个数据输入，一是来自与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_t，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_t，再一是来自数据选通器(101)的输出cap_t，其输出bo_t既作为该边界扫描寄存器组的移位寄存器(104)的数据输入，同时也作为该三态路径边界扫描寄存器组的旁路输出； 一移位寄存器(104),由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_t同时与数据选通器(101)的一 输入及数据锁存器(102)的数据输入相连，同时也作为该三态路径边界扫描寄存器组的移位寄存器输出；以及 一数据锁存器(105)，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器(104)的数据输出。3.根据权利要求1所述的可配置的边界扫描寄存器链电路，其特征在于，所述输出路径边界扫描寄存器组包括: 一数据选通器(201),由边界扫描控制信号capture控制,其输出为cap_o,用于实现对来自芯片内核的三态控制信号Oi的可观测性； 一数据选通器(202),由边界扫描指令extest控制,在执行extest测试指令时,使输出信号00来自数据锁存器(205)，实现输出信号00的可控性； 一数据选通器(203)，由边界扫描控制信号shift及一配置信号cfg_o控制，其有三个数据输入，一是来自与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_o，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_o，再一是来自数据选通器(201)的输出cap_o，其输出bo_o既作为该边界扫描寄存器组的移位寄存器(204)的数据输入，同时也作为该输出路径边界扫描寄存器组的旁路输出； 一移位寄存器(204),由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_o同时与数据选通器(201)的一输入及数据锁存器(205)的数据输入相连，同时也作为该输出路径边界扫描寄存器组的移位寄存器输出；以及一数据锁存器(205)，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器(204)的数据输出。4.根据权利要求1所述的可配置的边界扫描寄存器链电路，其特征在于，所述输入路径边界扫描寄存器组包括: 一数据选通器(301)，其输出为cap」，由边界扫描控制信号capture控制，用于实现对来自芯片内核的三态控制信号ii的可观测性； 一数据选通器(302),由边界扫描指令intest控制,在执行intest测试指令时,使输出信号io来自数据锁存器(305)，实现输出信号io的可控性； 一数据选通器(303)，由边界扫描控制信号shift及一配置信号cfg_i控制，其有三个数据输入，一是来自 与其相邻的边界扫描寄存器组的移位寄存器输出shiftin_i，另一是来自与其相邻的边界扫描寄存器组的旁路输出bi_i，再一是来自数据选通器(301)的输出cap」，其输出bo_i既作为该边界扫描寄存器组的移位寄存器(304)的数据输入，同时也作为该输出路径边界扫描寄存器组的旁路输出； 一移位寄存器(304),由边界扫描控制信号bsck及bs_rst控制,其输出shiftout_i同时与数据选通器(301)的一输入及数据锁存器(305)的数据输入相连，同时也作为该输出路径边界扫描寄存器组的移位寄存器输出；以及 一数据锁存器(305)，由边界扫描控制信号update及bs_rst控制，锁存移位寄存器(304)的数据输出。5.根据权利要求1至4中任一项所述的可配置的边界扫描寄存器链电路，其特征在于， 所述三态路径边界扫描寄存器组的旁路输出bo_t连接相邻边界扫描寄存器组的旁路输入bi_o、bi_i或bi_t，所述三态路径边界扫描寄存器组的移位寄存器输出shiftout_t连接相邻边界扫描寄存器组的移位寄存器输入shiftin_o、shiftin_i或shiftin_t ； 所述输出路径边界扫描寄存器组的旁路输出bo_o连接相邻边界扫描寄存器组的旁路输入bi_o、bi_i或bi_t，所述输出路径边界扫描寄存器组的移位寄存器输出shiftout_o连接相邻边界扫描寄存器组的移位寄存器输入shiftin_o、shiftin_i或shiftin_t ； 所述输入路径边界扫描寄存器组的旁路输出bo_i连接相邻边界扫...

【专利技术属性】
技术研发人员：吴利华，于芳，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：