一种针对扫描测试中捕获功耗的优化方法技术

本发明专利技术公开了一种针对扫描测试中捕获功耗的优化方法，包括如下步骤：生成带扫描链网表；门控时钟单元分组；功耗约束单元设计；结合生成带扫描链的网表，进行芯片版图上设计，芯片版图设计包括布图规划、布局、时钟树综合和布线；在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，最后生成测试向量；对生成的测试向量进行门级仿真。本发明专利技术可以大幅度减少测试过程中的捕获功耗，同时本发明专利技术不会导致覆盖率下降和测试向量数目激增，不需要测试设计流程的改变，而且容易实现。

【技术实现步骤摘要】

本专利技术属于芯片低功耗测试设计
，具体涉及。
技术介绍
随着集成电路物理尺寸的不断缩小和电压门限的不断降低，功耗和性能、面积一起，成为系统芯片设计最重要的设计指标。在最近十年中，基于算法、架构和电路的低功耗设计已经引起很大的重视，芯片设计者越来越多地采用低功耗设计来应对越来越艰巨的功耗挑战。虽然低功耗设计方法可以解决复杂数字系统设计中出现的功耗问题，但对于测试模式下的功耗问题，这些方法并不具有很好的效果。研究表明大规模集成电路在测试模式下的功耗可能达到其在正常模式下功耗的两倍以上。为了降低不断升高的测试功耗，业界首先使用了以下一些相对简单的办法来降低测试功耗:降低测试时钟的频率。降低测试时钟频率虽然可以明显降低测试功耗，但这种方案一方面会延长测试时间，增加了测试成本；另一方面无法检测到全速测试模式下才能检测到的时延故障，降低了测试覆盖率。制定相应的测试策略来对芯片进行分块测试。与降低测试时钟频率相类似，这种方法也会延长测试时间。而且这种分块测试的方法需要对电路设计进行修改，比如增加多路选择器进行多个分块信号间的选择，从而导致测试设计复杂度的增加。随着全速测试的普及，降低芯片本文档来自技高网...

【技术保护点】
一种针对扫描测试中捕获功耗的优化方法，其特征在于，包括如下步骤：（1）生成带扫描链网表；（2）门控时钟单元分组；将门控时钟单元驱动的扫描单元数目相同的门控时钟单元分为一组；任意两个门控时钟组的使能信号可以同时被激活；（3）功耗约束单元设计；对电路中门控时钟单元的门控使能端进行约束，即每个门控时钟单元的门控使能端口前增加一个与门，与门的一个输入端连接到驱动该门控使能信号的相关逻辑，另一个输入端连接到一个或门的输出端，或门的一个输入端连接译码器的低功耗使能信号，另一个输入端连接测试模式信号TestMode的取反值；在正常功能模式下，或门的输出始终为1，保证增加的功耗约束电路不会对芯片正常功能造成影...

【技术特征摘要】
1.一种针对扫描测试中捕获功耗的优化方法，其特征在于，包括如下步骤: (1)生成带扫描链网表； (2)门控时钟单元分组；将门控时钟单元驱动的扫描单元数目相同的门控时钟单元分为一组；任意两个门控时钟组的使能信号可以同时被激活； (3)功耗约束单元设计；对电路中门控时钟单元的门控使能端进行约束，即每个门控时钟单元的门控使能端口前增加一个与门，与门的一个输入端连接到驱动该门控使能信号的相关逻辑，另一个输入端连接到一个或门的输出端，或门的一个输入端连接译码器的低功耗使能信号，另一个输入端连...

【专利技术属性】
技术研发人员：蔡志匡，陈慧，黄丹丹，李哲文，邵金梓，
申请(专利权)人：江苏东大集成电路系统工程技术有限公司，
类型：发明
国别省市：