一种用于校准并行采集系统数据拼合顺序的方法技术方案

本发明专利技术一种用于校准并行采集系统数据拼合顺序的方法，首先通过设置各个ADC工作模式为测试模式中的跃升模式，将标准锯齿波测试信号数据存入对应FPGA的测试数据FIFO中；然后得到测试信号数据首个峰值点对于位置最后的峰值点的时间差Δti以及延迟采样点数Ni；最后，丢弃FPGA中采样数据FIFO的前Ni个采样点数据，然后进行拼合。由于在各片ADC输出的写入FPGA采样数据FIFO的同步时钟产生时，锯齿波测试信号数据输出，并在采样时钟周期累加1，这样可以根据各片ADC输出锯齿波测试信号数据首个峰值点的位置丢弃相应的采样点数据，然后再拼合得到正确的采集波形数据，实现了数据拼合顺序移位的校正。

【技术实现步骤摘要】

本专利技术属于并行采集
，更为具体地讲，涉及。
技术介绍
随着数字信号处理技术的不断发展，基于实时采样的时域测试仪器成为现代测试仪器的主流趋势。高速ADC、高带宽、数字信号处理理论和技术也日益成熟，FPGA和DSP芯片等信号处理电子器件的迅猛发展为时域测试仪器的成熟打下了坚实基础。在时域测试仪器中，高速度高精度的数据采集系统是其重要的组成部分。为达到高采样率指标，采用多片ADC并行交替采样系统结构，将输入信号同时送到多个通道，多片ADC同时工作并利用固定的相位关系实现多数据流的拼合。图1是并行采集系统数据拼合示意图。如图1所示，sclkU sclk2为两个相位相差180°的采样时钟，sdatal、sdata2为两片ADC各自输出的采样数据，sdata为拼合之后的数据。但是图1所示为理想状态下的拼合，由于ADC采样率的提高，输出的数据路数相应随之变多，对应接收ADC采样数据的FPGA的引脚也变多。由于引脚越多的FPGA价格越高，为了节省FPGA的成本，往往每片ADC采用一个FPGA来接收采样数据，但这样做带来一个新的问题就是两个FPGA内存储波形的开始位置不同，此时拼合会出现问本文档来自技高网...

【技术保护点】
一种用于校准并行采集系统数据拼合顺序的方法，在基于FPGA+DSP平台利用多片ADC进行并行数据采集的系统中，待测信号经过模拟通道道调理后送入多片ADC中；DSP首先通过各FPGA向各ADC发出复位信号，然后开启各FPGA中采样数据FIFO的写使能；其特征在于，包括以下步骤：（1）、FPGA中采样数据FIFO的读写使能后，对应的ADC开始进行采集，输出同步时钟给FPGA，将采样数据存储到采样数据FIFO中；（2）、每片ADC均设置为测试模式中的跃升模式，即Ramp?Mode；DSP发出复位信号，对各片ADC同时复位后，将每片ADC输出的锯齿波测试信号数据，存入对应FPGA的测试数据FIFO中；...

【技术特征摘要】
1.一种用于校准并行采集系统数据拼合顺序的方法，在基于FPGA+DSP平台利用多片ADC进行并行数据采集的系统中，待测信号经过模拟通道道调理后送入多片ADC中；DSP首先通过各FPGA向各ADC发出复位信号，然后开启各FPGA中采样数据FIFO的写使能； 其特征在于，包括以下步骤 (1)、FPGA中采样数据FIFO的读写使能后，对应的ADC开始进行采集，输出同步时钟给FPGA，将采样数据存储到采样数据FIFO中； (2)、每片ADC均设置为测试模式中的跃升模式，即RampMode ;DSP发出复位信号，对各片ADC同时复位后，将每片ADC输出的锯齿波测试信号数据，存入对应FPGA的测试数据FIFO 中； (3)、读取各个FPGA中测试数据FIFO存储的锯齿波...

【专利技术属性】
技术研发人员：杨扩军，黄武煌，邱渡裕，张沁川，吴凤曦，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：