一种具有无缝测量能力的数字示波器制造技术

本发明专利技术一种具有无缝测量能力的数字示波器，通过进一步改进数字示波器的体系结构，优化数字示波器的处理机制，使其同时满足无缝采集存储、无缝数据处理和无缝图像显示的要求。即在现有高波形捕获率数字示波器数据处理任务软、硬件分工，并行执行的体系结构基础上，进一步改进采集存储、数据处理和图像显示三个模块，提出了一种可根据前端ADC采样速率和无缝测量要求，自动在后端FPGA中合理配置采集存储器和数据处理器资源、优化数据存取和处理机制、改进图像显示方式的新型数字示波器，该数字示波器在更大程度上提高了波形捕获率，彻底消除了测量缝隙，真正具备了无缝测量能力。

【技术实现步骤摘要】

本专利技术属于数字示波器
，更为具体地讲，涉及一种具有无缝测量能力的数字示波器。
技术介绍
近年来，随着高速取样及其相关技术的快速进步，以数字示波器为代表的数字化时域测试仪器得到了长足发展和广泛应用。与此同时，现代电子信号日趋复杂多样，信号的频率范围不断拓宽，信号的瞬时性、非平稳性不断增加，由此带来的测试需求不断增长，对示波器的测量能力要求越来越高。在通信、计算机、多媒体等各个领域，针对高速信号测量、偶发事件捕获、随机现象分析、快速故障诊断等各种测试需求，均对数字示波器的采样和捕获性能提出了很高的要求。例如通信领域的高速脉冲和调制信号捕获、计算机领域的高速串行总线信号测量、多媒体领域的压缩音视频信号检测等，均要求数字示波器在具有高实时采样率的同时，还要具有闻波形捕获率。数字示波器的波形捕获率，是指数字示波器单位时间内所能捕获并显示的波形幅数(wfms/s)，它表达了单位时间内数字示波器所获取并显示的信息量的大小。数字示波器的测量缝隙，可理解为数字示波器进行两次有效测量之间的时间间隔，等同于系统的死区时间。波形捕获率和测量缝隙成反比关系。波形捕获率高，有效采样占总观测时间的比例本文档来自技高网...

【技术保护点】
一种具有无缝测量能力的数字示波器，包括：信号调理通道，用于将待测模拟信号调理到适合ADC转换的范围，并输出给ADC模块；ADC模块，用于对信号调理通道输出的调理后的模拟信号进行ADC转换，输出串行的采样数据；采集存储模块，用于采样数据的存储；数据处理模块，用于对存储的采样数据的处理，得到波形叠加绘制图像；图像显示模块，用于对波形叠加绘制图像进行存储，并通过液晶显示屏将波形图像显示出来；其特征在于：所述的采集存储模块包括一个采集存储控制器和一个存储器阵列；采集存储控制器根据ADC模块的当前采样速率S和存储器速率S1，计算串行的采样数据需要转换为并行采集数据的路数n，即n＝S/S1；存储器阵列由采...

【技术特征摘要】
1.一种具有无缝测量能力的数字示波器，包括 信号调理通道，用于将待测模拟信号调理到适合ADC转换的范围，并输出给ADC模块；ADC模块，用于对信号调理通道输出的调理后的模拟信号进行ADC转换，输出串行的采样数据； 采集存储模块，用于采样数据的存储； 数据处理模块，用于对存储的采样数据的处理，得到波形叠加绘制图像； 图像显示模块，用于对波形叠加绘制图像进行存储，并通过液晶显示屏将波形图像显示出来； 其特征在于 所述的采集存储模块包括一个采集存储控制器和一个存储器阵列； 采集存储控制器根据ADC模块的当前采样速率S和存储器速率S1，计算串行的采样数据需要转换为并行采集数据的路数n，即n = SZS1 ； 存储器阵列由采集存储控制器根据计算的路数η将存储资源配置为2η个并行的存储器构成，每个存储器容量C = L/n，其中L为数字示波器的存储深度； 采集存储控制器对来自ADC模块的速率为S的串行采样数据执行串转并(降速)操作，转换为速率S1的η路并行采集数据； 采集存储控制器首次将存储器阵列中的存储器I至存储器η设置为工作状态一，即存储器I至存储器η和降速后的第I路至第η路采集数据一一对应，存储器I至存储器η实时并行存储第I路至第η路采集数据；同时，采集存储控制器将存储器阵列中的存储器η+1至存储器2η设置为工作状态二，即存储器η+1至存储器2η对应数据处理模块的读取； 当且仅当存储器I至存储器η同时存满C个数据时，采集存储控制器切换存储器I至存储器η和存储器η+1至存储器2η的工作状态，即将存储器I至存储器η设置为工作状态二，对应数据处理模块的读取，存储器η+1至存储器2η设置为工作状态一，与降速后的第I路至第η路采集数据一一对应，实时并行存储第I路至第η路采集数据； 当且仅当存储器η+1至存储器2η同时存满C个数据时，采集存储控制器再次切换存储器I至存储器η和存储器η+1至存储器2η的工作状态，即再次将存储器I至存储器η设置为工作状态一，与降速后的第I路至第η路采集数据一一对应，实时并行存储第I路至第η路采集数据；存储器η+1至存储器2η设置为工作状态二，存储器η+1至存储器2η对应数据处理模块的读取；这样交替对并行采集数据进行存储和读取； 所述数据处理模块包括一个数据处理控制器和一个处理器阵列构成，处理器阵列由数据处理控制器根据并行采集数据的路数η将处理器资源配置为2η个并行的处理器构成；当且仅当采集存储模块的存储器I至存储器η首次同时存满C个数据时，数据处理模块启动数据处理流程 数据处理控制器计算并设置处理器速率S2，其中，满足处理器速率S2彡S1 ; 数据处理控制器首次将处理器阵列中的处理器I至处理器η设置为工作状态一，即处理器I至处理器η和采集存储模块中的存储器I至存储器η —一对应，处理器I至处理器η实时并行读取处理存储器I至存储器η中的采集数据；同时，数据处理控制器将处理器阵列中的处理器η+1至处理器2η设置为工作状态二，即处理器η+1至处理器2η对应图像显示模...

【专利技术属性】
技术研发人员：蒋俊，叶芃，赵勇，侯淼林，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：