半导体装置制造方法及图纸

本发明专利技术的一个方式提供一种能够防止静电破坏所引起的成品率的降低的半导体装置，其中，对扫描线供应用来选择多个像素的信号的扫描线驱动电路包括生成上述信号的移位寄存器，并且，在上述移位寄存器中将用作多个晶体管的栅电极的一个导电膜分割为多个，由形成在与上述被分割的导电膜不同的层中的导电膜使上述被分割的导电膜彼此电连接。上述多个晶体管包括移位寄存器的输出一侧的晶体管。

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种使用绝缘栅极型场效应晶体管的半导体装置。
技术介绍
近年来，作为兼有多晶硅或微晶硅所具有的高迁移率和非晶硅所具有的均匀的元件特性的新颖的半导体材料，被称为氧化物半导体的呈现半导体特性的金属氧化物引人注目。金属氧化物用于多种用途，例如作为众所周知的金属氧化物的氧化铟被用于液晶显示装置等中的透明电极材料。作为呈现半导体特性的金属氧化物，例如有氧化钨、氧化锡、氧化铟、氧化锌等，并且已知将上述呈现半导体特性的金属氧化物用于沟道形成区域的晶体管（专利文献1以及专利文献2）。[专利文献1]日本专利申请公开2007-123861号公报[专利文献2]日本专利申请公开2007-96055号公报因为由具有非晶硅或氧化物半导体的晶体管构成的半导体显示装置能够对应第五代（横向1200mm×纵向1300mm）以上的玻璃衬底，所以有生产率高且成本低的优点。当面板大型化时，在半导体显示装置的像素部中，与多个像素连接的被称为总线的布线，例如扫描线及信号线等的负荷增大。因此，对扫描线及信号线供应电位的驱动电路需要高电流供应能力，所以有如下趋势：随着面板的大型化，构成驱动电路的晶体管，特别是位于输出一侧的晶体管的尺寸根据其电特性增大。当上述晶体管的尺寸增大时，在驱动电路中用作晶体管的栅电极的布线的面积由于布局的关系而增大。因此，容易产生所谓的天线效果，即在干蚀刻等的使用等离子体的制造工序中电荷积累在布线中的现象，并且因积累在布线中的上述电荷被释放而产生布线的静电损坏的概率增高。特别是，有具有非晶硅或氧化物半导体的晶体管的导通电流与使用多晶硅或单晶硅的晶体管相比小的趋势。当使用具有非晶硅或氧化物半导体的晶体管时，在工艺上能够进行面板的大型化，但是为了满足驱动电路的电流供应能力，需要设计更大尺寸的晶体管。因此，布线的面积的增大所引起的布线的静电损坏的概率增高，所以容易降低成品率。
技术实现思路
根据上述技术背景，本专利技术的课题之一是提供一种能够防止静电损坏所引起的成品率的降低的半导体装置。在本专利技术的一个方式中，为了防止因天线效果而电荷积累在导电膜中，将用作多个晶体管的栅电极的一个导电膜分割为多个。上述被分割的导电膜离开。而且，由与上述被分割的导电膜不同的导电膜使上述被分割的导电膜彼此电连接。上述多个晶体管包括驱动电路的输出一侧的晶体管。或者，在本专利技术的一个方式中，将用来选择多个像素的信号供应到扫描线的扫描线驱动电路包括生成上述信号的移位寄存器，并且将在上述移位寄存器中用作多个晶体管的栅电极的一个导电膜分割为多个。上述被分割的导电膜离开。而且，由与上述被分割的导电膜不同的导电膜使上述被分割的导电膜彼此电连接。上述多个晶体管包括移位寄存器的输出一侧的晶体管。与上述被分割的导电膜不同的导电膜也可以设置在与上述被分割的导电膜不同的层中。而且，形成在与上述被分割的导电膜不同的层中的导电膜也可以形成在与上述多个晶体管的源电极及漏电极相同的层中。另外，在本专利技术的一个方式中，上述多个晶体管也可以在活性层中包括非晶硅或氧化物半导体。在本专利技术的一个方式中，通过由形成在不同的层中的导电膜使用作栅电极的多个导电膜彼此电连接，与将一个导电膜用作多个栅电极的情况相比可以将用作栅电极的各导电膜的面积抑制为小。由此，即使因面板的大型化而位于驱动电路的输出一侧的晶体管的尺寸增大，也可以将用作上述晶体管的栅电极的导电膜的面积抑制为小，因此可以在通过蚀刻形成栅电极的工序等使用等离子体的制造工序中防止天线效果所引起的上述导电膜的静电损坏。具体而言，根据本专利技术的一个方式的半导体装置包括对多个像素供应信号的驱动电路。上述驱动电路包括多个晶体管，并且在上述多个晶体管中，信号输出一侧的至少一个晶体管的栅电极和上述输出一侧的晶体管之外的至少一个晶体管的栅电极由与栅电极不同的导电膜电连接。在根据本专利技术的一个方式的半导体装置中，通过采用上述结构可以防止静电损坏所引起的成品率的降低。附图说明图1是示出本专利技术的半导体装置的结构的图；图2A至2C是晶体管的俯视图及截面图；图3A至3C是晶体管的俯视图及截面图；图4是示出本专利技术的半导体装置的结构的电路图；图5是示出移位寄存器的结构的图；图6是示出脉冲输出电路的工作的时序图；图7是示意性地示出第j脉冲产生电路的图；图8A和8B是示出脉冲产生电路的结构的图；图9A和9B是示出脉冲产生电路的结构的图；图10是示出脉冲产生电路的结构的图；图11是驱动电路和像素的截面图；图12是示出面板的结构的图；图13A至13E是电子设备的图。具体实施方式下面，参照附图对本专利技术的实施方式进行详细说明。但是，本专利技术不局限于以下说明，而所属
的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本专利技术的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本专利技术不应该被解释为仅局限在以下所示的实施方式所记载的内容中。注意，在本专利技术的范畴内包括使用晶体管的所有半导体装置诸如集成电路、RF标签、半导体显示装置等。此外，在集成电路的范畴内包括含有微处理器、图像处理电路、DSP（DigitalSignalProcessor：数字信号处理器）或微控制器等的LSI（LargeScaleIntegratedCircuit：大规模集成电路）以及可编程逻辑器件（PLD：ProgrammableLogicDevice）诸如FPGA（FieldProgrammableGateArray：现场可编程门阵列）和CPLD（ComplexPLD：复杂可编程逻辑器件）。此外，在半导体显示装置的范畴内包括其中含有半导体膜的电路元件被包括在驱动电路中的半导体显示装置诸如液晶显示装置、在每个像素中具备以有机发光元件（OLED）为典型的发光元件的发光装置、电子纸、DMD：（DigitalMicromirrorDevice：数字微镜装置）、PDP（PlasmaDisplayPanel：等离子体显示面板）、FED（FieldEmissionDisplay：场致发射显示器）等。注意，在本说明书中半导体显示装置在其范畴内包括：在其各像素中形成有液晶元件或发光元件等的显示元件的面板；以及该面板安装有包括控制器的IC等的模块。实施方式1图1示出根据本专利技术的一个方式的半导体装置的电路结构的一个例子。图1所示的半导体装置100包括至少含有晶体管101及晶体管102的多个晶体管。通过布线105及布线106对半导体装置100供应高电平的电位VH或低电平的电位VL。在图1中例示如下情况，即通过布线105对半导体装置100供应电位VH，而通过布线106对半导体装置100供应电位VL。此外，通过布线103对半导体装置100供应输入信号的电位Vin。在半导体装置100中，包括晶体管101及晶体管102的多个晶体管根据电位Vin进行开关。而且，通过进行上述开关，电位VH和电位VL中的一方被选择，并且通过布线104从半导体装置100输出被选择的电位作为输出信号的电位Vout。在晶体管102中，其源极端子和漏极端子中的一方与布线104连接。也就是说，晶体管102位于半导体装置100的输出一侧并具有控制对布线104的电位Vout的输出的功能。而且，在本专利技术的一个方式中，晶体管101的栅电极（表示为G）和本文档来自技高网...

【技术保护点】
一种半导体装置，包括：对布线供应电位的电路，该电路包括所述电位的输出一侧的第一晶体管及第二晶体管，其中，所述第一晶体管的栅电极及所述第二晶体管的栅电极在其间有空间地设置在层中，所述第一晶体管的沟道长度与沟道宽度之间的比例大于所述第二晶体管的沟道长度与沟道宽度之间的比例，并且，所述第一晶体管的所述栅电极通过设置在与形成有所述第一晶体管的所述栅电极及所述第二晶体管的所述栅电极的层不同的层中的导电膜电连接到所述第二晶体管的所述栅电极。

【技术特征摘要】
2011.10.07 JP 2011-2229901.一种半导体装置，包括：对布线输出电位的移位寄存器，该移位寄存器包括第一晶体管及第二晶体管，其中，所述第一晶体管的栅电极通过导电膜电连接到所述第二晶体管的栅电极，所述第二晶体管的源电极和漏电极之一电连接到所述布线，从而所述电位供应给所述布线，以及所述第二晶体管的沟道长度与沟道宽度之间的比例大于所述第一晶体管的沟道长度与沟道宽度之间的比例。2.根据权利要求1所述的半导体装置，其中所述第一晶体管的半导体膜和所述第二晶体管的半导体膜分别包括氧化物半导体或非晶硅。3.根据权利要求1所述的半导体装置，其中所述第二晶体管的所述沟道长度与所述沟道宽度之间的所述比例比所述第一晶体管的沟道长度与所述沟道宽度之间的所述比例大两倍以上。4.根据权利要求1所述的半导体装置，其中所述第一晶体管的氧化物半导体膜及所述第二晶体管的氧化物半导体膜分别包含铟、镓及锌。5.一种半导体装置，包括：对布线输出电位的移位寄存器，该移位寄存器包括第一晶体管及第二晶体管，其中，所述第一晶体管的栅电极通过导电膜电连接到所述第二晶体管的栅电极，所述第二晶体管的源电极和漏电极之一电连接到所述布线，从而所述电位供应给所述布线，所述第二晶体管的沟道长度与沟道宽度之间的比例大于所述第一晶体管的沟道长度与沟道宽度之间的比例，以及所述导电膜与所述第一晶体管的源电极和漏电极以及所述第二晶体管的所述源电极和所述漏电极为同一层。6.根据权利要求5所述的半导体装置，其中所述第一晶体管的半导体膜和所述第二晶体管的半导体膜分别包括氧化物半导体或非晶硅。7.根据权利要求5所述的半导体装置，其中所述第一晶体管的氧化物半导体膜及所述第二晶体管的氧化物半导体膜分别包含铟、镓及锌。8.一种半导体装置，包括：多个像素；以及对布线输出电位的移位寄存器，该移位寄存器包括第一晶体管及第二晶体管，其中，所述布线电连接到所述多个像素，所述第一晶体管的栅电极通过导电膜电连接到所述第二晶体管的栅电极，所述第二晶体管的源电极和漏电极之一电连接到所述布线，从而所述电位供应给所述布线，以及所述第二晶体管的沟道长度与沟道宽度之间的比例大于所述第一晶体管...

【专利技术属性】
技术研发人员：坂仓　真之，后藤　裕吾，三宅　博之，黑崎　大辅，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：