超低功耗键扫式状态选择电路制造技术

本发明专利技术公开一种超低功耗键扫式状态选择电路，包括上拉管、沿产生电路以及锁存电路；沿产生电路的输入端连接时钟信号，输出端与上拉管的栅极连接；上拉管为PMOS管，其源极连接电源电压，其漏极与锁存电路的输入端连接；锁存电路的输入端引出引脚，输出端连接内部电路。本发明专利技术使用时钟电路内部的时钟信号，通过简单的沿产生电路，产生出脉宽可控的扫描信号对端口信号进行扫描，功耗仅来自于脉冲信号有效期间，完全解决了为了实现低功耗而引起的生产成本提高以及可靠性下降的问题。结构简单易于实现，占用版图面积小，基本不增加电路成本，具有更低的功耗以及更高的可靠性。

【技术实现步骤摘要】

本专利技术属于CMOS电路，特别涉及键扫式状态选择电路。
技术介绍
在低功耗、低成本的时钟类电路中，由于电路的简单结构决定了很多使用是通过端口绑定来选择电路的不同工作状态。由于成本需求，电路通常有一个初始默认状态，导致在绑定选择其它状态时会产生出一个固定存在的直流通路极大增加电路的功耗。为了降低此功耗，传统结构将会引起生产成本增加以及可靠性下降的问题。以上拉结构为例，传统的上拉结构如图1、图2所示。上拉结构普遍采用上拉电阻或者上拉管来实现完成。使用上拉管或者上拉电阻实现端口高电平来选择电路的一种默认工作状态；当端口需要处于低电平来选择电路的另外一种工作状态时，需要将端口键合到地，从而将产生出从电源到地的恒定电流通路，此电流通路的电流大小取决于电阻或者上拉管的尺寸大小。为了保证电路的低功耗要求，以电阻为例，通常需要数量级的电阻来实现，通常电路中的电阻方块值为IK 2K，实现此电阻需要很大的版图面积，增加了电路的制造成本，同时由于该端口驱动电流很小，容易受到外界干扰，影响电路的可靠性。使用尺寸较大的倒比上拉管也会产生出同样的问题，仅对版图的面积影响比电阻略小。除上述结构外，也可以采用分本文档来自技高网...

【技术保护点】
一种超低功耗键扫式状态选择电路，其特征在于：包括上拉管、沿产生电路以及锁存电路；所述沿产生电路的输入端连接时钟信号，沿产生电路的输出端与上拉管的栅极连接；所述上拉管为PMOS管，上拉管的源极连接电源电压，上拉管的漏极与锁存电路的输入端连接；所述锁存电路的输入端引出引脚，锁存电路的输出端连接内部电路。

【技术特征摘要】
1.一种超低功耗键扫式状态选择电路，其特征在于包括上拉管、沿产生电路以及锁存电路；所述沿产生电路的输入端连接时钟信号，沿产生电路的输出端与上拉管的栅极连接；所述上拉管为PMOS管，上拉管的源极连接电源电压，上拉管的漏极与锁存电路的输入端连接；所述锁存电路的输入端引出引脚，锁存电路的输出端连接内部电路。2.根据权利要求1所述超低功耗键扫式状态选择电路，其特征在于所述沿产生电路由第一反相器和或门组成；...

【专利技术属性】
技术研发人员：孙强，
申请(专利权)人：无锡海威半导体科技有限公司，
类型：发明
国别省市：