本发明专利技术揭露一种芯片，其具有高度抗破裂性。本发明专利技术的芯片具有多个表面，其中，这些表面包含具有各表面中最大面积的最大面，以及连接于最大面边缘的侧表面。至少在侧表面上形成有纳米结构层，此纳米结构层具分散芯片应力的效果，据此，芯片本身具有高度的抗破裂性，可避免芯片于半导体工艺或其它加工工艺中因受到外力而磨损甚至破裂。
【技术实现步骤摘要】
本专利技术涉及一种芯片，并且特别地，本专利技术涉及一种具有高度抗破裂性的芯片。
技术介绍
近年来电子产业发展突飞猛进，各种多功能的可携式电子产品如智能型手机、笔 记本电脑、平板电脑等都已融入一般民众生活中，使得人们生活越来越便利。在电子产业发 展的背后，位于其上游的半导体产业的成熟发展具有极大的贡献。除了民生、军事电子产业 之外，能源方面如太阳能产业以及照明方面如LED产业，皆与半导体产业有相当大程度的 关联性。此外，半导体的技术也可应用在生技等其它领域，其牵涉范围之广，称之为近代科 技的基石也不为过。半导体工艺制作出的芯片可广泛地利用于上述各种应用领域中，芯片的合格率可 说是直接决定了终端产品的质量，因此，在芯片的材料以及制作方式上各界均以投入大量 研究以确保其质量。不论其为何种应用领域的芯片，均须经过多道加工工艺，例如，晶圆切 割、蚀刻、表面处理、封装、IC测试等程序，才能获得实际应用的电子元件或光电元件。在上述各种处理芯片的工艺中，芯片常会受到程度不同的外力作用。一般而言，芯 片上的各种功能结构通常设置于芯片具有最大面积的主要表面上，并且各结构常会在芯片 上造成材料上的缺陷，而容易在这些缺陷上产生应力集中的现象。当所受到的外力逐渐增 加时，这些区域上的应力集中现象会更加剧烈。由于目前的芯片材料都是使用脆性的材质， 例如，硅晶圆，因此上述应力集中现象容易使得芯片应力集中处产生裂痕甚至导致芯片破 裂,进而降低芯片合格率同时提高其生产成本。
技术实现思路
因此，本专利技术的目的在于提供一种具有高度抗破裂性的芯片，以解决现有技术的 问题。根据一具体实施例，本专利技术的芯片具有多个表面，其包含在各表面中具有最大面 积的一最大面，以及连接最大面边缘的侧表面。至少在侧表面上形成有具分散应力功能的 纳米结构层，以分散芯片的应力。于本具体实施例中，纳米结构层可包含多个纳米结构，例如纳米针或纳米柱。这些 纳米结构分别于芯片的侧表面上形成应力集中点，当芯片受力时，纳米结构层上多个应力 集中点将应力分散至整个纳米结构层上，因此，可避免应力集中在芯片的功能结构上，进而 防止芯片产生裂痕甚至破裂。关于本专利技术的优点与精神可以通过以下的专利技术详述及附图得到进一步的了解。附图说明图1为根据本专利技术的一具体实施例的芯片的示意图。图2为图1的纳米结构层的实际外观图。图3为图2的纳米结构层的剖面示意图。图4A为图1的芯片进行三点抗弯测试的示意图。图4B为图4A的芯片所能承受的最大负载对应蚀刻时间的图表。图5为根据本专利技术的另一具体实施例的芯片的剖面示意图。图6为根据本专利技术的另一具体实施例的芯片的示意图。图7为根据本专利技术的另一具体实施例的芯片的示意图。其中，附图标记说明如下1、2、3、4 :芯片10、20、30、40 :最大面12、22、32、42 :侧表面14、24、34、44 :纳米结构层140 :纳米针142 :纳米柱L :参考线具体实施方式 请参阅图1，图1为根据本专利技术的一具体实施例的芯片I的示意图，实务中，此芯片I可为太阳能芯片、LED芯片及半导体芯片的其中之一，或是其它以半导体工艺加工的芯片。如图1所示，芯片I上有多个表面，其中，面积最大的最大面10通常用来设置各种功能性结构于其上。以半导体芯片为例，最大面上可设置闸极、汲极或源极等电极结构，或者，芯片本身可为P型半导体，最大面上则形成有N型半导体层，反之亦然。此外，太阳能芯片或 LED芯片的最大面上亦同样可设置电极等结构。须说明的是，一般的芯片为薄片状结构，其最大面通常有两面并互相相对，于此为了图面简洁起见仅标示出其中的一个最大面。于本具体实施例中，芯片I的最大面10边缘连接有侧表面12，侧表面12根据芯片I的形状而在数量上有所不同。由于芯片I的形状为薄片形，因此侧表面12的面积相较于最大面10较小，一般而言，侧表面12上并没有空间可设置上述的功能结构。侧表面12 与最大面10间具有90°的夹角，然而本专利技术并不限于本具体实施例的90°夹角，而可介于 0°至180°之间。此外,于另一具体实施例中,侧表面及最大面的连接处可存在有导圆角。 上述各种芯片形态根据使用者需求而定，本专利技术对此并不加以限制。芯片10上进一步具有纳米结构层14，其形成于侧表面12之上。纳米结构层14中包含多个纳米结构，例如纳米针或纳米柱。请一并参照图2以及图3，图2为图1的纳米结构层14的实际外观图，图3为图2的纳米结构层14的剖面示意图。请注意，图2的纳米结构层于实务中是经由蚀刻硅芯片的侧表面而得。如图2以及图3所示，纳米结构层14包含自侧表面12向外延伸的纳米针140以及纳米柱142。不论通过何种工艺方法，纳米针140与纳米柱142在侧表面12上形成时皆会在侧表面12上形成材料上的缺陷，例如，于图3中，纳米针140及纳米柱142会在其连接侧表面 12之处形成材料缺陷。此外，纳米结构层14中的各纳米结构可能会互相连接，在互相连接处同样会产生材料缺陷。更甚者，纳米结构本身即具有材料缺陷。一般而言，材料缺陷处容易发生应力集中的现象，换言之，当芯片I受到张力时，纳米针140、纳米柱142、两者与侧表面12连接处、或各纳米结构互相连接处可能会有应力集中的现象。上述单个纳米针140与纳米柱142的尺寸极小，并且，在纳米结构层14内包含有 极大数量的纳米针140与纳米柱142遍布于其中，故纳米结构层14覆盖侧表面12上的部 分可视同由材料缺陷点组成。因此，纳米结构层14将芯片I所受的应力分别集中于所有纳 米针140与纳米柱142于所形成的材料缺陷点上。就结果来说，应力反而是分散于整个侧 表面12上被纳米结构层14所覆盖的部分，换言之，此为一个面的应力分散现象，而非点或 线的应力集中现象。当芯片受到张力时，所产生的应力被分散到覆盖于侧表面的纳米结构层上，而芯 片上原本的材料缺陷，例如，最大面上的功能结构所形成的缺陷或是对芯片进行其它处理 所造成的缺陷，则可避免剧烈的应力集中现象导致裂痕甚至破裂。因此，本具体实施例中具 有应力分散效果的纳米结构层可帮助芯片抵抗张力，换言之，可提升芯片本身抗破裂的强度。 于本具体实施例中，纳米结构为纳米针与纳米柱，于实务中，上述纳米针与纳米柱 可以电化学蚀刻工艺形成于芯片的侧表面上。举例而言，图2中的纳米结构层14可通过电 化学蚀刻工艺对芯片I的侧表面12蚀刻超过40分钟而成，蚀刻后形成的纳米针或纳米柱， 相邻的两个顶端间的距离介于10纳米至1000纳米之间，其深度则介于O.1微米至100微 米之间。由于纳米针或纳米柱的尺度极小，在芯片加工过程中，纳米结构层即使受到侧向力 作用(亦即，平行于侧表面的力)，结构层中的纳米结构亦不会被刮落。另一方面，纳米结构 的极小尺度于巨观上不会影响芯片的材料特性，仅强化其抗破裂性。请参照图4A以及图4B，图4A为图1的芯片I进行三点抗弯测试的示意图，图4B 则示出了芯片I所能承受的最大负载与蚀刻时间的图表。请注意，芯片I于此是通过电化 学蚀刻方式对侧表面12进行不同时间的蚀刻，接着通过三点抗弯测试方法测试而获得如 图4B所示的特性曲线。上述电化学蚀刻方式的工艺举例而言，可将芯片I的侧表面浸于浓 度比例250 I的氢氟酸(HF)及硝酸银(AgN03)所混合而成的蚀刻本文档来自技高网...
【技术保护点】
一种芯片，包含：多个表面，所述多个表面包含：一最大面，具有所述多个表面中最大的面积；以及一侧表面，连接该最大面的一边缘；以及一纳米结构层，其至少形成于该侧表面上，用以分散该芯片的应力。
【技术特征摘要】
1.一种芯片，包含 多个表面，所述多个表面包含 一最大面，具有所述多个表面中最大的面积；以及 一侧表面，连接该最大面的一边缘；以及 一纳米结构层，其至少形成于该侧表面上，用以分散该芯片的应力。2.如权利要求1所述的芯片，其中该侧表面与该最大面的夹角介于0°至180°之间。3.如权利要求2所述的芯片，其中该侧表面与该最大面的夹角介于45°至90°之间。4.如权利要求1所述的芯片，其中该侧表面与该最大面之间是通过一导圆角互相连接。5.如权利要求1所述的芯片，其中该侧表面为一长方形表面或一环状表面。6.如权利要求1所述的芯片，其中该芯片的该最大面形状为长方形、菱形、圆形、椭圆形或正方形。7.如权利要求1所述的芯片，其中该纳米结构层还形成于该最大面的该边缘上的一范围内，并且该范围自该边缘朝该最大面的中心延伸I公分。8.如权利要求1所述的芯片，其中该纳米结构层包含多个纳米结构。9.如权利要求8所述的芯片，其中所述多个纳米结构的形状包含纳米柱及纳米针中的至少其中之一。10.如权利要求9所述的芯片，其中两相邻的该纳米结构顶端的间距介于10纳米至1...
【专利技术属性】
技术研发人员：叶哲良，
申请(专利权)人：叶哲良，
类型：发明
国别省市：
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