数据处理系统包括具有第一时钟频率的第一时钟域、具有第二时钟频率的第二时钟域，以及将数据项目从第一时钟域向第二时钟域传输的可操作数据路径。所述数据路径包括缓冲器，该缓冲器具有用于从第一时钟域接收数据项目的输入，以及用于以先进先出方式向第二时钟域传输数据项目的输出端口。所述缓冲器具有用于指示缓冲器的当前第一位置的第一指示器，以及用于指示缓冲器的当前第二位置的第二指示器。所述系统进一步包括为所述缓冲器定义读取模式的可操作读取控制器，独立于该读取模式控制来自所述缓冲器的输出，以及独立于用于所述缓冲器的该第一指示器的值调整改读取模式。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及数据处理系统，且尤其涉及在数据项目通道之间具有至少两个时钟域的数据处理系统。
技术介绍
计算机通信网络通常利用交换ASICs (专用集成电路)构成。交换ASICs具有不同的类型和规模，但是通常大型网络需要大量的集中放置的交换ASICs以形成多级网络。可利用大量参数测量网络性能，这些包括带宽、等待时间、寻址、标准一致性以及更多。随着通信链接带宽和微处理器性能的增加，降低信息等待时间变得非常重要。通信等待时间被认为是发生通信的时间。对于较大量数据，通信链接的带宽是支配性的。对于少量信息，带宽不重要且相反的，沿电缆运行、穿过每个交换元件以及与终端处的计算机交界的调配器所需的时间支配最终的等待时间值。电缆延迟减小通过利用具有相对低磁导率介电绝缘体的高质量铜电缆。除了降低电缆长度，没有机会改进利用玻璃纤维光缆的。高性能串行器/串并转换(SerDes)用于交换ASICs上的功能模块和铜或光纤电缆之一连接。它们将ASICs上的并行数据转换为传输终端处的高频串行位流以及在线路的其他终端获得可获取的微弱信号并将其转换回并行接收数据值。需要高频局域生成时钟执行这个功能。所述始终用于传输和接收SerDes中的数据，通常不同于用于执行交换元件或与通信链接连接的适配器功能的主时钟。它们通常运行不同频率且关于主时钟通常可被异步完成。由于传入数据和局域时钟之间的相位关系，对于接收时钟这是非常普遍的，逻辑延迟和电缆长度通常是未知或无法预测的。对于传输时钟通常是便利的且所述系统时钟仅被松散连接，因为这可以显著简化ASIC级的系统设计。利用如附图1所示的取样触发器，时钟域之间的同步是可能的。触发器是寄存器状态的单字节。好的取样触发器需要性质略微不同于正常触发器。触发器具有时钟输入(CK)，数据输入(D)以及数据输出(Q)。有时包括附加测试电路以及这通常采用附加输入多路转接器的形式，允许多个触发器连接进长移位寄存器中。这简化了输入测试数据和输出测试数据的处理。优化正常触发器从而减少从输入D到输出Q的最大延迟。所述D输入通常在时钟CK引脚的上升边缘取样以及设置越紧密，窗口保持越好。触发器I通常由图1示出的一个布置在另一个之后的2个D型锁存器2和3构成。第一 D型锁存器2是透明的当时钟输入CK为低时且第二 D型锁存器3是透明的当时钟输入CK为高时。在时钟上升边缘，这具有取样效果。当D型锁存器未取样输入时，该电路必须具有记忆前面取样值的方法。这通常通过向输入反馈输出值实现。有时利用弱反馈反相器实现，因为当D输入被取样时仅需要维持负载电荷。离开弱反相器，会泄露所述电荷且会丢失存储值。图2描述了用于在存储节点5上具有时钟反馈值的CMOS D型锁存器的一个电路4。当所述D锁存器必须记忆已经被加载的值时，这允许使用存储反相器从而有条件地将输出加载到所述存储节点上。取样触发器可以尝试加载值，同时该值是变化的。这会导致利用正常触发器的正常逻辑中的时序破坏。为了解决该问题，正常触发器定义设置且维持大约时钟的上升边缘的期限，期间D输入信号应固定为固态逻辑O或I值。如果设置/维持窗口较好，触发器的行为完全是可预测的。无法预测取样触发器的行为，如果在时钟的上升边缘上改变输出。输出会读取一个值以及随后变为其他值在时钟上升边缘之后的某个时间。所述触发器在这个不确定时间内可被描述为亚稳态。类似于仔细的平衡倒立摆，其可向一方或另一方倒下。平衡的越仔细，在倒向一个方向之前在相反位置徘徊的越久。最终会确定下来，但是理论上在无限期的时间内会不确定。不确定的可能性迅速变得微乎其微小，但是不确定通常具有有限的可能性。不可能防止亚稳态，但是可通过两种主要方式减少其影响的可能性1、取样触发器通常应具有非常强的条件负载反馈值。当触发器未取样输入时，环路增益越高越好。通过减少具有小缓冲的输出Q负载以及减少来自存储节点上的负载晶体管的电容负载进一步改进环路增益。这会促进触发器快速做出决定，当时钟处于保持电平时。利用倒摆比喻，这等于更强的重力下拉。2、其他方式是增加时间触发器的数量必须产生决定。失效概率包括时间指数函数。用于取样触发器在硅器件形成判定的可用时间通常与用在ASIC上的时钟周期有关。通常对于失效概率这不够长，该失效概率对于在很有可能的产物寿命期间的失效足够小。可流水化同步触发器，为添加在所述流水化中的每个触发器的全部周期有效增加了置位时间。图3给出了流水化同步方案的实施例，其中允许亚稳态向正常态回落的两个完整周期是可用的。该技术非常成功且用于多种设计中以异步内部接口上给出可靠运行。利用通常取样格雷码计数的流水线同步触发器测量交界处的两个时钟的相位关系。通常数据穿过短FIFO加载于一个时钟域以及在另一个时钟域中读取。图4给出了由6个寄存器构成的相位校准FIFO 6的实施例。在该实施例中，写为7的数据利用时钟A进入FIFO 6。每个新值写入由“利用时钟A写”箭头所示的下一个入口。在最后一个寄存器被写后，写指针会绕回由绕回指针所示的第一入口。在该实施例中，D1-D8的8个数据值被写入，同时第一值Dl被写入。数据利用时钟B从FIFO 6中抽出8，以写入的相同顺序读取数据。图4示出的FIFO 6是半满的，出自16个入口中的8个值有效。这是距离下溢最远的深度，此处读取速度快于写入速度，导致读指针赶上并超过读指针以及写入快于读取处溢出。为了避免下溢和溢出，写和读时钟不必具有相同的频率。图4描述了 FIFO 6，此处数据写入与数据读取的数量相同，但是FIFO 6可构造为允许在每个A时钟上写入的数量较之在每个B时钟上读取的数量不同。这可以是简单复联，但是更复杂的结构也是可能的。FIFO 6通常用于重较来自顺序位流的数据且通常仅写入多字节以为给定的所需带宽允许可控时钟频率。例如，可到达的数据16位宽且读取33位宽。在该实施例中，FIFO 6表现为对应写时钟每16位宽33个入口，对应读时钟每33位宽16个入口。在该情形中，写入和读取时钟频率比为33 :16，如果在所述两个时钟的每个周期上写入和读取值。具有其他管理不同时钟频率的方法。通信协议可包括允许时钟频率微变的机制。一些包括SKIP标记且其被接收器用于删除输入和减少溢出的概率，如果FIFO变满或无法取值，如果FIFO关闭为清空允许其获取额外输入。其他所使用的常规方法是利用快速时钟处理数据而不是传输或接收该数据。接收FIFO通常会删除有效数据以及传输FIFO通常会确保对于所述FIFO有足够的写入数据，从而保证读取时钟具有有效数据发送。任何数据设置在FIFO中的增加信息等待时间。一些设计与等待时间值无关且这些通常选择保持重较FIFOs接近半满。然而，对于等待时间的关键设计，FIFOs应尽可能被保持为清空如图5所示，当FIFO仍保证未下溢时。取样触发器必须有稳定时间以及它们可容易需要2，3或更多周期从而允许所述取样触发器有足够时间删除它们的亚稳态。对于非常低的等待时间，通信利用多级交换元件，这种额外延迟会影响整个系统的性能。具有高性能SerDes，可在RX路径和TX路径上同时看到这种额外延迟加倍了损失。通常使用的电路通过如图6所示的从异步时钟域22进入另一个24的FIFO 20安全移除数据。所述电路穿过读指针28的格雷编码复制本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.07.28 GB 1012605.01.一种数据处理系统，包括 具有第一时钟频率的第一时钟域； 具有第二时钟频率的第二时钟域； 将数据项目从第一时钟域向第二时钟域传输的可操作数据路径，所述数据路径包括缓冲器，该缓冲器具有用于从第一时钟域接收数据项目的输入，以及用于以先进先出方式向第二时钟域传输数据项目的输出端口，所述缓冲器具有用于指示缓冲器的当前第一位置的第一指针，以及用于指示缓冲器的当前第二位置的第二指针； 为所述缓冲器定义读取模式的可操作读取控制器，独立于该读取模式控制来自所述缓冲器的输出，以及独立于用于所述缓冲器的该第一指针的值调整改读取模式。2.如权利要求1所述的系统，其中读取模式具有与之相关的模式指针，以及读取控制器可操作的将该模式指针与第一指针比较，且独立于该比较调整所述模式指针。3.如权利要求1或2所述的系统，其中所述读取控制器是可操作的以独立于预定的图案长度重置所述图案指针。4.如权利要求1，2或3所述的系统，其中所述数据路径包括用于将第一指针从所述第一时钟域向第二时钟域传输的指针传输设备。5.如权利要求4所述的系统，其中该指针传输设备包括编码器和同步器。6.如权利要求4或5所述的系统，其中所述第二时钟频率高于第一时钟频率，且其中所述第一指针是写指针，第一位置是数据输入位置，所述第二指针是读指针，且第二位置是输出位置。7.如前述权利要求任一项所述的系统，其中所述数据路径可包括用于将第二指针从所述第一时钟域向第二时钟域传输的指针传输设备。8.如权利要求7所述的系统，其中该指针传输设备包括编码器和同步器。9.如权利要求7或8所述的系统，其中所述第二时钟频率高于第一时钟频率，且其中所述第一指针是读指针，第一位置是数据输出位置，所述第二指针是写指针，且第二位置是输入位置。10.如前述权利要求任一项所述的系统，其中所述缓冲器可定义第三指针，其被延迟所述第二指针的一个周期版本且被升级为与所述第二指针相同的时钟域，用于从所述缓冲器读取数据的所述第三指针可与被延迟从利用所述第二指针的所述缓冲器中获取的数据的一个周期版本的比较，以至于提供由通过所述缓冲器的等待时间所引起的下溢错误的下溢值指示。11.如权利要求10所述的系统，其中所述下溢值用于动态调整所需缓冲等待时...
【专利技术属性】
技术研发人员：爱德华·詹姆斯·特纳，乔恩·比克罗夫特，
申请(专利权)人：格诺多有限公司，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。