一种配置PCIE端口的方法、装置和设备制造方法及图纸

本发明专利技术适用于总线接口领域，提供了一种配置PCIE端口的方法、装置和设备，所述方法包括：接收CPU发送的标识信号；根据接收的所述标识信号，获取所述CPU的PCIE端口信息；控制多路选择器MUX芯片根据所述PCIE端口信息进行CPU选通；控制所述MUX芯片根据所述选通的结果进行PCIE端口连接。本发明专利技术实施例，通过获取CPU的类型标识信号，识别CPU的型号，进而获取CPU提供的PCIE端口信息，控制MUX芯片进行CPU选通并与选通的CPU进行连接，从而实现了EP设备可以与不同CPU的PCIE端口的自适应和连接，即实现了PCIE端口的灵活配置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于总线接口领域，尤其涉及一种配置PCIE端口的方法、装置和设备。
技术介绍
高速外设组件互连(PeripheralComponent Interconnect Express,简称 PCIE)是最新的总线与接口标准，CPU (Central Processing Unit,简称CPU)通过PCIE端口与显卡、内存等端点(endpoint，简称EP)设备进行连接。不同的CPU可能会提供不同的PCIE端口资源，即可能会有不同的PCIE端口数量，以及支持不同PCIE端口类型的通道(英文为lane)，例如CPU型号A只支持PCIe1. O类型的通道，可以支持81ane，只有一个PCIe控制器；而CPU型号B，可以支持PCIe 2. O类型的通道，能支持4 lane，有两个PCIe控制器。显卡、内存等EP设备要适应不同PCIE端口资源的CPU，即需要适应CPU不同数量的PCIE端口和PCIE端口不同类型的通道，而现有技术只能在硬件设置时完成PCIE端口的配置，并不能灵活配置PCIE端口，以很好的实现显卡、内存等EP设备适应不同的CPU。
技术实现思路
本专利技术实施例的目的在于提供一种配置PCIE端口的方法、装置和设备，以解决现有技术不能灵活配置PCIE端口，以很好的适应不同PCIE端口的CPU的问题。一方面，提供了一种配置PCIE端口的方法，所述方法包括以下步骤接收中央处理器CPU发送的标识信号，所述标识信号包含用来指明所述CPU的型号的信息；根据接收的所述标识信号，获取所述CPU的PCIE端口信息，所述PCIE端口信息包括PCIE端口数量、PCIE端口类型、PCIE端口通道数中的一种或几种；控制多路选择器MUX芯片根据所述PCIE端口信息进行CPU选通；控制所述MUX芯片根据所述选通的结果进行PCIE端口连接。另一方面，提供了一种配置PCIE端口的装置，所述装置包括接收单元，用于接收中央处理器CPU发送的标识信号，所述标识信号包含用来指明所述CPU的型号的信息；PCIE端口信息获取单元，用于根据所述接收单元接收的标识信号，获取所述CPU的PCIE端口信息，所述PCIE端口信息包括PCIE端口数量、PCIE端口类型、PCIE端口通道数中的一种或几种；选通单元，用于控制多路选择器MUX芯片根据所述PCIE端口信息获取单元获取的PCIE端口信息进行CPU选通；连接单元，用于控制所述MUX芯片根据所述选通单元选通的结果进行PCIE端口连接。再一方面，提供了一种配置PCIE端口的设备，所述设备包括输入装置、处理器、输出装置，所述处理器执行以下步骤接收中央处理器CPU发送的标识信号，所述标识信息包含用来指明所述CPU的型号的信息；根据接收的所述标识信号，获取所述CPU的PCIE端口信息，所述PCIE端口信息包括PCIE端口数量、PCIE端口类型、PCIE端口通道数中的一种或几种；控制多路选择器MUX芯片根据所述PCIE端口信息进行CPU选通；控制所述MUX芯片根据所述选通的结果进行PCIE端口连接。本专利技术实施例，通过获取CPU的类型标识信号来识别CPU的型号，进而获取CPU提供的PCIE端口信息，控制多路选择器(multiplexer，简称MUX)芯片进行CPU选通并与选通的CPU的PCIE端口进行连接，从而EP设备可以与不同CPU的PCIE端口的自适应和连接，即实现了 PCIE端口的灵活配置。附图说明图1是本专利技术一个实施例提供的配置PCIE端口方法的流程图；图2是本专利技术另一实施例提供的配置PCIE端口装置的结构图；图3是本专利技术再一实施例提供的配置PCIE端口设备的结构图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。如图1所示为本专利技术实施例提供的配置PCIE端口方法的流程图，所述方法包括以下步骤在步骤SlOl中，接收CPU发送的标识信号。在本专利技术实施例中，EP设备与CPU都连接在背板上，通过背板可以实现EP设备与(PU的数据交互。通过背板，EP设备接收CPU发送的标识信号。所述标识信号用来指明CPU的型号，可以是标准的硬件信号，也可以是使用I2C等软件实现的软件信号。在步骤S102中，根据所述接收的标识信号，获取CPU提供的PCIE端口信息。在本专利技术实施例中，EP设备在接收到CPU发送的标识信号之后，对所述标识信号进行分析识别，识别出该标识信号对应的CPU型号，进而获取所述CPU型号对应的PCIE端口信息，所述PCIE端口信息包括提供的端口数量、每个端口的类型(PCIE1.0、PCIE2. O等)、每个端口提供的通道lane数量等。在步骤S103中，控制多路选择器MUX芯片根据所述获取的PCIE端口信息进行CPU选通。 在本专利技术实施例中，一个背板上有可能连接多个CPU，此时EP设备控制MUX芯片根据所述PCIE端口信息选择合适的CPU，即进行CPU选通，所述CPU选通具体为优先选择通道数量匹配的PCIE端口对应的CPU ;当提供的通道数量都匹配时选择提供PCIE端口数量多的CPU ;当提供的通道数量都小于需要的通道数量时，优先选择通道数量多的CPU ;当提供的通道数量都大于需要的通道数量时，优先选择通道数量少的CPU。在步骤S104中，控制MUX芯片根据所述选通的结果进行PCIE端口连接。在本专利技术实施例中，EP设备在选择到合适的CPU后(即CPU选通有结果后)，控制MUX芯片进行与CPU的PCIE端口的连接，具体的如果CPU只提供一个PCIE端口，则EP设备控制MUX芯片连通所述PCIE端口 ；如果CPU提供了多个PCIE端口，则EP设备控制MUX芯片连通其中一个PCIE端口，断开与其他PCIE端口的连通，具体的连通方法使用现有的MUX芯片技术，此处不再赘述。举例说明假设在一个系统中同时有两个CPU :CPU A和CPU B，与背板连接的有EP设备C。CPU A可以提供I个8通道(X8)的PCIE端口，CPU B可以提供2个4通道(X4)的PCIE端口。具体的1、CPU A、CPU B同时向EP设备发送标识信号，此处可以为type信号，所述type信号中包含CPU型号的信息，可以是硬件信号，也可以是通过软件实现的软件信号；2,EP设备接收CPU发送的type信号，分析所述type信号获取CPU型号，进而获取CPU提供的PCIE端口的详细信息，gp :CPU A可以提供I个8通道(X8)的PCIE端口，CPU B可以提供2个4通道(X4)的PCIE端口 ；3、EP设备控制多路选择器MUX芯片选择合适CPU。4、EP设备控制MUX芯片与选择的CPU的PCIE端口进行连接，具体a、如果选择CPU A，CPU A只能提供I个PCIE端口，则与CPU A的所有PCIE端口进行连接，具体的连接方法与现有MUX芯片的连接技术相同；b、如果选择CPU B, CPU B可以提供2个PCIE端口，那么与CPU B的一个PCIE端口进行连接，断开另外一个PCIE端口，具体的连接方法与现有MUX芯片的连接技术相同。本专利技术实施例，通过获取CPU的标识信号，识别CPU的型号，进而获取CPU提供本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种配置高速外设组件互连PCIE端口的方法，其特征在于，所述方法包括以下步骤接收中央处理器CPU发送的标识信号，所述标识信号包含用来指明所述CPU的型号的信息；根据接收的所述标识信号，获取所述CPU的PCIE端口信息，所述PCIE端口信息包括 PCIE端口数量、PCIE端口类型、PCIE端口通道数中的一种或几种；控制多路选择器MUX芯片根据所述PCIE端口信息进行CPU选通；控制所述MUX芯片根据所述选通的结果进行PCIE端口连接。2.如权利要求1所述的方法，其特征在于，所述根据接收的所述标识信号，获取所述 CPU的PCIE端口信息，具体为对所述标识信号进行分析，获取所述CPU的型号，根据获取的所述CPU的型号获取所述 CPU的PCIE端口信息。3.如权利要求1所述的方法，其特征在于，所述控制多路选择器MUX芯片根据所述 PCIE端口信息进行CPU选通，具体为优先选择提供的通道数量匹配的CPU ；当CPU提供的通道数量都匹配时选择提供PCIE端口数量多的CPU ；当CPU提供的通道数量都小于需要的通道数量时，优先选通通道数量多的CPU ；当CPU提供的通道数量都大于需要的通道数量时，优先选通通道数量少的CPU。4.如权利要求1所述的方法，其特征在于，所述控制MUX芯片根据所述选通的结果进行 PCIE端口连接的步骤具体为如果所述选通的CPU只提供一个PCIE端口，则控制所述MUX芯片连通所述选通的CPU 的所述PCIE端口 ；或者，如果所述选通的CPU提供了多个PCIE端口，则控制所述MUX芯片连通所述选通的CPU 的所述多个PCIE端中的一个PCIE端口，断开与其他PCIE端口的连通。5.一种配置高速外设组件互连PCIE端口的装置，其特征在于，所述装置包括接收单元，用于接收中央处理器CPU发送的标识信号，所述标识信号包含用来指明所述CPU的型号的信息；PCIE端口信息获取单元，用于根据所述接收单元接收的标识信号，获取所述CPU的 PCIE端口信息，所述PCIE端口信息包括PCIE端口数量、PCIE端口类型、PCIE端口通道数中的一种或几种；选通单元，用于控制多路选择器MUX芯片根据所述PCIE端口信息获取单元获取的PCIE 端口信息进行CPU选通；连接单元，用于控制所述MUX芯片根据所述选通单元选通的结果进行PCIE端口连接。6.如权利要求5所述的装置，其特征在于，通过对所述标识信号进行分析，获取所述 CPU的型号，根据获取的所述CPU的型号获取所述CPU的PCIE端口信息。7.如权利要求...

【专利技术属性】
技术研发人员：罗雁云，刘华伟，
申请(专利权)人：华为技术有限公司，
类型：
国别省市：