板卡通信方法及板卡、FPGA的加载方法和系统技术方案

本申请提供了一种板卡通信方法及一种板卡、一种FPGA的加载方法和系统，其中的发送端板卡通信方法具体包括：发送端板卡将传输数据封装为数据帧；发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据；发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。本申请能够在节省背板走线资源的前提下，以较少的存储器成本完成FPGA的加载，缩短FPGA所在板卡的启动时间。

【技术实现步骤摘要】
本申请涉及通信
，特别是涉及一种板卡通信方法及一种板卡、一种FPGA的加载方法和系统。
技术介绍
目前FPGA (现场可编程门阵列,Field Programmable Gate Array)具有编程灵活性和硬件高速性，因此，得到越来越广泛的应用。在当前的TD-SCDMA (时分同步码分多址，Time Division-Synchronous CodeDivision Multiple Access)基站系统中，FPGA器件的使用非常广泛。例如，一种基站系统由主板卡和子板组成，其中，主板卡具体可以包括MCU (微控制单元，Micro ControlUnit) )、Flash(闪速存储器)、EPLD(可擦除可编程逻辑器件,Erasable Programmable Logic·Device)、接口接插件等器件,子板具体可以包括FPGA器件、Flash、EPLD、接口接插件等器件；主板卡和子板通过接口接插件进行通讯。由于FPGA器件是一种掉电不保存数据的逻辑芯片，故要求在每次上电后都重新加载，也即将数据重新写入FPGA器件中，使其能够正常工作。现有FPGA的加载方法有很多，常用的有主动加载和被动加载两种。被动加载的原理为，将主板卡的处理器(如MCU等)作为加载过程的master (主)，将FPGA器件作为加载过程的slave (从)，由MCU主动从本身挂载的存储芯片(如Flash等)中将配置文件加载到FPGA器件中，FPGA器件在整个过程中处于被动地位；由于配置文件中往往含有不止一个配置命令和不止一个配置数据，而每个配置命令和配置数据均需要通过数据线传输以实现并行加载；这样，被动加载需要使用多根主板卡背板的数据线与子板相连，而对于已完成背板设计的主板卡或子板卡，其走线资源是非常有限的，故被动加载在现有技术中是基本无法实现的。主动加载的原理为，FPGA器件受到触发后，主动从自身挂载的存储芯片(如Flash为例等)中按照FPGA器件硬件实现的通信协议提取出配置文件，并将配置文件加载起来，FPGA器件在整个过程中处于主动地位。现有技术一般采用主动模式完成FPGA的加载。在主动加载模式下FPGA需使用提供内部存储空间或外部存储器存储空间的存储器件，通常该存储器件被划分为3部分空间G0LDEN空间，RUNNING空间和BACKUP空间，每个存储空间中存储I个FPGA镜像文件。参照图1，示出了现有技术一种主动加载模式的流程图。其中，FPGA器件在上电复位完成后，会先读取SPI (串行外围设备接口，serial peripheral interface) Flash存储器的GOLDEN空间中的版本，并启动FPGA内嵌处理器；在FPGA内嵌处理器启动后，会触发FPGA器件使用RUNNING空间中的版本重新加载；在重新加载完成后FPGA器件才开始正常工作。可见，主动加载FPGA需要在子板上外挂存储器件以存储3个FPGA镜像文件，这导致存储器成本随FPGA规模的增加；另外，主动加载FPGA需要分别加载GOLDEN空间和RUNNING空间中的版本，加载流程复杂，从而导致子板的启动时间较长。遇到FPGA版本升级的情况，参照图1，FPGA内嵌处理器还需要通过通信接口，接收主板卡发送的升级镜像文件，并烧写至当前的BACKUP空间中，然后并交换存储器中存储的RUNNING空间和BACKUP空间地址；在重启FPGA器件后，先从GOLDEN空间开始加载，重启后加载新的RUNNING空间，才能完成版本升级工作。可见，FPGA版本升级同样需要耗费存储器成本，且其流程除了包括普通加载操作外，还可以包括与主板卡通信、文件烧写及空间地址交换等操作，也即FPGA版本升级的流程更为繁琐，从而导致子板的启动时间更加漫长。总之，需要本领域技术人员迫切解决的一个技术问题就是如何能够在节省背板走线资源的前提下，以较少的存储器成本完成FPGA的加载，缩短FPGA所在板卡的启动时间。
技术实现思路
本申请所要解决的技术问题是提供一种板卡通信方法及一种板卡、一种FPGA的加载方法和系统，能够在节省背板走线资源的前提下，以较少的存储器成本完成FPGA的加 载，缩短FPGA所在板卡的启动时间。为了解决上述问题，本申请公开了一种板卡通信方法，所述板卡作为发送端板卡，所述方法包括发送端板卡将传输数据封装为数据帧；发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据；发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。优选的，所述传输数据包括命令和命令对应数据；则所述发送端板卡将传输数据封装为数据帧的步骤进一步包括分别将所述命令和命令对应数据编码为命令信息和数据信息。优选的，所述发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据的步骤，进一步包括将所述数据帧的每个编码位扩展为若干个发送端板卡时钟周期的合路数据，所述若干个发送端板卡的时钟周期的合路数据包括第一数据，其为宽度为(A+0. 5)倍发送端板卡时钟周期的高脉冲数据；第二数据，其为宽度为B倍发送端板卡时钟周期的脉冲数据，脉冲极性与所述数据帧的编码位一致；第三数据，其为宽度为(C+0. 5)倍发送端板卡时钟周期的低脉冲数据；其中，A，B，C为大于O的自然数。优选的，A为1，B为2，C为I。优选的，所述命令信息的长度为2位，所述数据信息的长度为8位。优选的，所述发送端板卡包括处理器、存储器和可编程逻辑器件；则所述方法还包括所述处理器通过并行IO 口从所述存储器读取传输数据，并将所述传输数据通过并行IO 口输出给所述可编程逻辑器件； 所述可编程逻辑器件将传输数据封装为数据帧；所述可编程逻辑器件对所述数据帧进行时钟合路，得到相应的合路数据；所述可编程逻辑器件将所述合路数据通过背板的一根数据线发送给接收端板卡。优选的，所述方法还包括所述处理器生成命令，并将所述命令作为 传输数据通过并行IO 口输出给所述可编程逻辑器件。另一方面，本申请还公开了一种板卡通信方法，所述板卡作为接收端板卡，所述方法包括接收端板卡通过背板的一根数据线接收来自发送端板卡的合路数据；接收端板卡从所述合路数据中恢复出发送端时钟，并依据所述发送端时钟采样得到恢复后合路数据；接收端板卡对所述恢复后合路数据进行解帧，得到原始传输数据。优选的，所述接收端板卡从所述合路数据中恢复出发送端时钟的步骤，进一步包括依据接收端时钟对所述合路数据采样并延迟D个周期，恢复得到发送端时钟；D为大于O的自然数。优选的，所述接收端板卡对所述恢复后合路数据进行解帧，得到原始传输数据的步骤，进一步包括依据计数器将所述恢复后合路数据分解为数据帧；所述计数器的长度等于所述数据中贞的长度；将所述数据帧恢复为原始传输数据。再一方面，本申请还公开了一种FPGA的加载方法，包括主板卡将配置命令和相应的配置数据封装为数据帧；主板卡对所述数据帧进行时钟合路，得到相应的合路数据；主板卡将所述合路数据通过背板的一根数据线发送给接收端板卡；子板卡通过背板的一根数据线接收来自主板卡的合路数据；所述子板卡为FPGA所在板卡；子板卡从所述合路数据中恢复出发送端时钟，并依据所述发送端时钟采样得到恢复后合路数据；子板卡对所述恢复后合路数据进行解帧，得到配置命令和相应的配置数据；子板卡依据所述配置命令本文档来自技高网...

【技术保护点】
一种板卡通信方法，其特征在于，所述板卡作为发送端板卡，所述方法包括：发送端板卡将传输数据封装为数据帧；发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据；发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。

【技术特征摘要】
1.一种板卡通信方法，其特征在于，所述板卡作为发送端板卡，所述方法包括 发送端板卡将传输数据封装为数据帧； 发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据； 发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。2.如权利要求I所述的方法，其特征在于，所述传输数据包括命令和命令对应数据； 则所述发送端板卡将传输数据封装为数据帧的步骤进一步包括 分别将所述命令和命令对应数据编码为命令信息和数据信息。3.如权利要求I所述的方法，其特征在于，所述发送端板卡对所述数据帧进行时钟合路，得到相应的合路数据的步骤，进一步包括 将所述数据帧的每个编码位扩展为若干个发送端板卡时钟周期的合路数据，所述若干个发送端板卡的时钟周期的合路数据包括 第一数据，其为宽度为(A+0. 5)倍发送端板卡时钟周期的高脉冲数据； 第二数据，其为宽度为B倍发送端板卡时钟周期的脉冲数据，脉冲极性与所述数据帧的编码位一致； 第三数据，其为宽度为(C+0. 5)倍发送端板卡时钟周期的低脉冲数据； 其中，A，B，C为大于O的自然数。4.如权利要求3所述的方法，其特征在于，A为1，B为2，C为I。5.如权利要求2所述的方法，其特征在于，所述命令信息的长度为2位，所述数据信息的长度为8位。6.如权利要求I所述的方法，其特征在于，所述发送端板卡包括处理器、存储器和可编程逻辑器件； 则所述方法还包括 所述处理器通过并行IO 口从所述存储器读取传输数据，并将所述传输数据通过并行IO 口输出给所述可编程逻辑器件； 所述可编程逻辑器件将传输数据封装为数据帧； 所述可编程逻辑器件对所述数据帧进行时钟合路，得到相应的合路数据； 所述可编程逻辑器件将所述合路数据通过背板的一根数据线发送给接收端板卡。7.如权利要求6所述的方法，其特征在于，还包括 所述处理器生成命令，并将所述命令作为传输数据通过并行IO 口输出给所述可编程逻辑器件。8.一种板卡通信方法，其特征在于，所述板卡作为接收端板卡，所述方法包括 接收端板卡通过背板的一根数据线接收来自发送端板卡的合路数据； 接收端板卡从所述合路数据中恢复出发送端时钟，并依据所述发送端时钟采样得到恢复后合路数据； 接收端板卡对所述恢复后合路数据进行解帧，得到原始传输数据。9.如权利要求8所述的方法，其特征在于，所述接收端板卡从所述合路数据中恢复出发送端时钟的步骤，进一步包括 依据接收端时钟对所述合路数据采样并延迟D个周期，恢复得到发送端时钟；D为大于O的自然数。10.如权利要求8所述的方法，其特征在于，所述接收端板卡对所述恢复后合路数据进行解帧，得到原始传输数据的步骤，进一步包括 依据计数器将所述恢复后合路数据分解为数据帧；所述计数器的长度等于所述数据帧的长度； 将所述数据帧恢复为原始传输数据。11.一种FPGA的加载方法,其特征在于,包括 主板卡将配置命令和相应的配置数据封装为数据帧； 主板卡对所述数据帧进行时钟合路，得到相应的合路数据； 主板卡将所述合路数据通过背板的一根数据线发送给接收端板卡； 子板卡通过背板的一根数据线接收来自主板卡的合路数据；所述子板卡为FPGA所在板卡； 子板卡从所述合路数据中恢复出发送端时钟，并依据所述发送端时钟采样得到恢复后合路数据； 子板卡对所述恢复后合路数据进行解帧，得到配置命令和相应的配置数据； 子板卡依据所述配置命令和相应的配置数据，进行FPGA的加载。12.如权利要求11所述的方法，其特征在于，还包括 子板卡在FPGA加载成功后，将背板的该根数据线拉低约定时间后释放； 主板卡在所述约定时间内检...

【专利技术属性】
技术研发人员：陈宇翔，冯亮，徐京樊，
申请(专利权)人：大唐移动通信设备有限公司，
类型：发明
国别省市：