本发明专利技术公开了一种基于逻辑类型交替的异步时钟域信号切换结构，包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，输入计数单元用来计算待转换信号个数；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使输入计数单元递减待转换信号个数，将输出保持单元置于转换下一个信号状态。本发明专利技术可实现流水传输，切换过程的绝对延迟时间短，使用范围广。
【技术实现步骤摘要】
本专利技术主要涉及到异步时钟域信号切换电路设计领域，特指一种基于逻辑类型交替的异步时钟域信号切换结构。
技术介绍
在数字电路设计中，绝大部分设计都是同步时序设计，即所有的触发器都是在同一个时钟节拍下翻转，这样就简化了整个系统的分析和设计过程。但在实际的应用系统中，特别是基于IP的片上系统等设计中，使用一个时钟控制整个系统几乎是不可能的，很多情况下不可避免地需要完成不同时钟域间的数据传递。这时，如何保持系统的稳定，同时高效地完成信号的传输就成为一个重要的，棘手的问题。在异步时钟域间传输数据，其通信过程与在同一时钟域间的通信过程基本类似。主要区别是在两个时钟域间传递数据有效指示等状态信号时，存在亚稳态问题，即输入信号不能满足触发器的建立时间或保持时间要求，导致输出信号不稳定。通常使用两级同步器(见图1)同步两个异步时钟域间的信号。图1是两级同步器的电路图。输入信号为InA，其所在的时钟域为ClkA，输出信号为OutB1和OutB2，其所在时钟域为ClkB。如果信号InA变化的时刻非常接近ClkB的采样边沿，则信号InA不能满足第一级触发器所要求的输入信号建立时间或保持时间，那么将导致输出信号OutB1不准确甚至振荡，即陷入亚稳态。第二级触发器与第一级触发器属于同一时钟域，因此当第二级采样OutB1时，只要OutB1不处于振荡状态，就能够采样到稳定的OutB1信号，保证了OutB2稳定地反映InA的状态。基于两级同步器实现的信号切换电路有多种结构，其中转换效率较高且广泛应用的是基于格雷码的异步时钟域信号切换结构，见图3。图3是基于格雷码的异步时钟域间信号切换详细结构图。该结构包含输入缓冲单元和输出产生单元两部分。输入缓冲单元主要由二进制计数器502、格雷码计数器503和结果指针同步器505构成，其中二进制计数器502记录被转换信号使用到的指针位置，这一指针位置经过二进制到格雷码的转换逻辑，送给格雷码计数器503，再由格雷码计数器503传递给输出产生单元。同时，结果指针同步器505得到的转换结果指针位置与当前格雷码计数器503相比较，判断是否还有空余指针，如果没有则输入缓冲单元满信号full，通知外部在有空余指针前不能再转换新信号。输出产生单元主要由二进制计数器603、格雷码计数器601和输入指针同步器604构成，其中二进制计数器603以二进制方式记录当前转换到的结果指针位置，该位置信息经二进制到格雷码的转换逻辑产生以格雷码方式表示的结果指针位置，交给格雷码计数器601，再由格雷码计数器601反馈到输入缓冲单元。输入指针同步器604使用两级同步器结构，同步输入缓冲单元的输入指针，输入指针与当前结果指针比较，如果不等则产生一个输出时钟周期的有效结果信号sig_out，同时结果指针位置加1。上述基于格雷码的异步时钟域信号切换结构充分利用了格雷码计数器在相邻数值间变换时，仅有一位发生改变的特性，保证了信号在两个时钟域间传输时的可靠性。但是该切换结构需要使用大量的寄存器，对于被转换信号连续有效深度为x的序列，计数器的位数为 且所有计数器和同步器的位数都至少为N，共需8N+1个触发器
技术实现思路
本专利技术要解决的技术问题就在于针对现有技术存在的器件使用量大的问题，本专利技术提供一种基于正负逻辑电平交替的方法，通过改进两级同步器专利技术了一种基于逻辑类型交替的异步时钟域信号切换结构。该结构显著降低了器件使用个数，且信号切换可实现流水传输，切换过程的绝对延迟时间短，另外此方法同时适用于半定制和全定制设计，具有较宽的应用范围。为解决上述技术问题，本专利技术提出的解决方案为一种基于逻辑类型交替的异步时钟域信号切换电路，其特征在于它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，输入计数单元是计算待转换信号个数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。所述输入计数单元是一个计算待转换信号个数的计数电路，输入计数单元由1个触发器、N位寄存器、4选1选择器、N位加法器和1个N输入或门构成，输入信号sig_in经触发器同步后生成计数器递增信号inc，与递减信号dec一起选择加法器的一个加数，另一个加数由N位寄存器给出，加法器结果经N输入或门产生非空信号not_empty。所述输出保持单元输出的信号交替使用正负逻辑类型，正逻辑即高电平表示逻辑值“1”，负逻辑即低电平表示逻辑值“1”，即out2信号线上连续出现的逻辑电平“1”是以高电平-低电平-高电平-低电平……这样的物理电平值交替表示的。所述输出同步单元是一个两级同步器，其第一级寄存器的输出结果交替正逻辑或负逻辑电平类型，这一交替次序与输出保持电路的交替次序保持一致，即当输出保持单元工作于正逻辑时，输出同步单元采样到的信号也使用正逻辑进行转换，当输出保持单元工作于负逻辑时，输出同步单元采样到的信号也使用负逻辑进行转换，保证被转换信号逻辑值的一致性。与现有技术相比，本专利技术的优点就在于使用的器件个数明显低于使用格雷码方式实现的信号切换结构，而且在快速时钟域到慢速时钟域的信号切换应用中，能够保持同样的切换效率。在转换连续有效周期数为x的信号序列时，比较图3和图4的两种电路结构，基于格雷码的信号切换结构中，计数器的位数为至少为 且所有计数器和同步器的位数都至少为N，全电路结构共需8N+1个触发器；而基于逻辑类型交替的信号切换结构中，其计数器位数同样至少为 但此切换电路仅需一个计数器，因此全部所需的触发器个数仅为N+8。在绝大部分的电路应用中，计数器位数都在2个以上，因此本专利技术所使用的器件个数明显低于使用格雷码方式实现的信号切换结构。附图说明图1是两级同步器的电路原理示意图；图2是输入计数单元电路结构示意图；图3是基于格雷码的异步时钟域间信号切换详细结构示意图；图4是基于逻辑类型交替的异步时钟域信号切换电路结构示意图。具体实施例方式以下将结合附图和具体实施例对本专利技术做进一步详细说明。参见图4所示，本专利技术基于逻辑类型交替的异步时钟域信号切换电路，它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，整个切换结构的输入信号有输入时钟clk_in、输入复位rst_in、待转换信号sig_in、输出时钟clk_out和输出复位rst_out共五个信号，输出信号为转换结果信号sig_out。其中，输入计数单元是计算待转换信号个数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元是一个改进的两级同步器，内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。本实施例中，输入计数单元(详细本文档来自技高网...
【技术保护点】
一种基于逻辑类型交替的异步时钟域信号切换结构，其特征在于：它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，所述输入计数单元是计算待转换信号周期数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持单元的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。
【技术特征摘要】
【专利技术属性】
技术研发人员：张明，马驰远，陈海燕，高军，李晋文，衣晓飞，穆长富，阳柳，曾献君，李勇，倪晓强，唐遇星，张承义，杨学军，张民选，邢座程，蒋江，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：43[中国|湖南]
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