一种静态随机存储器的寄生参数的测试系统和方法技术方案

本发明专利技术公开了静态随机存储器的寄生参数的测试系统及方法，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其中，静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于第一测试点；各相同类型的晶体管的有源区并联耦接于第二测试点，各相同类型的晶体管的衬底并联耦接于第三测试点，栅覆盖电容测试模块通过第一测试点和第二测试点可测量各晶体管的栅覆盖电容，PN结电流和结电容测试模块通过第二测试点和第三测试点可测量各晶体管的PN结电流和PN结电容。本发明专利技术充分利用静态随机存储阵列的结构特点，测量静态随机存储阵列中各晶体管的电容和PN结特性，以进行模型参数的优化。

【技术实现步骤摘要】
一种静态随机存储器的寄生参数的测试系统和方法
本专利技术涉及半导体
，特别涉及一种静态随机存储器的寄生参数的测试系统和方法。
技术介绍
静态随机存储器(SRAM)是最常用的半导体存储器，它具有速度快，功耗低等优点。目前SRAM通常包括三种晶体管：用于构成反相器的NMOS下拉晶体管(PD晶体管)和PMOS上拉晶体管(PU晶体管)，以及用于信号传输的NMOS传输门晶体管(PG晶体管)，其常见的版图设计如图1所示，包括栅极10，NMOS有源区20，PMOS有源区30，栅极和有源区形成有接触孔40。为提取每个SRAM单元器件的模型参数，通常需要针对这三种晶体管分别设计相应的测试结构来获得三种晶体管的电学特性。目前比较常用的测试结构是将单个SRAM单元中的某一种晶体管单独引出，以测量单个晶体管的特性并进行模型参数提取。例如，将某个SRAM单元中的PD晶体管单独引出，则可进行PD晶体管的特性测试和器件模型参数提取。这种测试结构可以准确获得单个晶体管的I-V特性，具体包括输出特性Id-Vd、转移特性Id-Vg、栅电流特性Ig-Vg、衬底电流特性Isub-Vg等，从而可以准确提取绝大部分的器件模型参数，包括阈值电压相关参数、迁移率相关参数、亚阈值特性相关参数、输出电阻相关参数以及栅隧穿电流相关参数等。然而，SRAM单元中的器件尺寸通常相对较小，因此单个器件的栅覆盖电容，以及源漏与衬底的PN结电流和电容很难准确测量，这使得SRAM器件模型参数中的电容相关参数和PN结相关参数无法通过测量数据拟合得到。现在通常的做法是沿用逻辑器件中标准阈值电压器件(RVT或SVT)的模型参数，但是SRAM器件相比于逻辑器件具有更小的设计规则，而实际SRAM单元的版图设计也比单个逻辑器件更为复杂，因此实际SRAM器件中的电容和PN结等寄生参数与分立的逻辑器件模型参数并不完全等效，若在SRAM器件模型中完全沿用逻辑器件电容和PN结的模型参数，势必会对SRAM单元的性能仿真产生较大影响。
技术实现思路
本专利技术的主要目的在于克服现有技术的缺陷，提供一种静态随机存储器的寄生参数的测试系统和方法，能够准确测量单个SRAM单元中每种晶体管的栅覆盖电容以及PN结电流和电容参数，以进行模型参数的优化。为达成上述目的，本专利技术提供一种静态随机存储器寄生参数测试系统，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，所述测试系统包括：第一测试点，所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于所述第一测试点；第二测试点，所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接于所述第二测试点；第三测试点，所述静态随机存储阵列中各相同类型晶体管的衬底并联耦接于所述第三测试点；栅覆盖电容测试模块，耦接所述第一测试点和第二测试点，测试所述静态随机存储阵列中各所述晶体管的栅覆盖电容；以及PN结电流和结电容测试模块，耦接于所述第二测试点与第三测试点，测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。。可选的，所述测试系统还包括与引出所述晶体管栅极的金属连线尺寸相同的第一金属连线，与引出所述晶体管有源区的金属连线尺寸相同的第二金属连线；与引出所述晶体管衬底的金属连线尺寸相同的第三金属连线；所述第一金属连线与第二金属连线形成第一电容校准结构，所述第二金属连线与第三金属连线形成第二电容校准结构；第四测试点，耦接所述第一金属连线；第五测试点，耦接所述第二金属连线；第六测试点，耦接所述第三金属连线；第一电容校准测试模块，耦接所述第四测试点与第五测试点，测试所述第一电容校准结构的电容作为第一校准电容；第二电容校准测试模块，耦接所述第五测试点与第六测试点，测试所述第二电容校准结构的电容作为第二校准电容；第一计算模块，根据所述的晶体管栅覆盖电容及第一校准电容计算出所述晶体管的本征栅覆盖电容；第二计算模块，根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。每一所述第一晶体管上的接触孔数量大于所述静态随机存储器中其他每一晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有所述第一晶体管引出。可选的，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有该类型晶体管引出。可选的，所述晶体管的栅极，所述晶体管的有源区及所述晶体管的衬底均通过所述晶体管的接触孔由金属连线引出。可选的，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种本专利技术进一步提供了一种静态随机存储器寄生参数测试方法，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，所述方法包括以下步骤：将所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接至第一测试点；将所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接至第二测试点；将所述静态随机存储阵列中各相同类型的晶体管的衬底并联耦接至第三测试点；通过所述第一测试点与所述第二测试点测量所述静态随机存储阵列中各所述晶体管的栅覆盖电容；通过所述第二测试点与所述第三测试点测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。可选的，所述方法还包括：将与引出各所述晶体管栅极的金属连线尺寸相同的第一金属连线耦接至第四测试点；将与引出各所述晶体管有源区的金属连线尺寸相同的第二金属连线耦接至第五测试点；将与引出各所述晶体管衬底的金属连线尺寸相同的第三金属连线耦接至第六测试点；通过所述第四测试点与所述第五测试点测量所述第一金属连线和所述第二金属连线的电容作为第一校准电容；通过所述第五测试点与所述第六测试点测量所述第二金属连线和所述第三金属连线的电容作为第二校准电容；根据所述晶体管的栅覆盖电容以及所述第一校准电容计算出所述晶体管的本征栅覆盖电容；根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。可选的，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有该类型晶体管引出。可选的，所述晶体管的栅极，所述晶体管的有源区以及所述晶体管的衬底均通过所述晶体管的所述接触孔由金属连线引出。可选的，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种。本专利技术的优点在于可以准确测量SRAM阵列中晶体管阵列的栅覆盖电容和PN结特性，并推算得到单个SRAM单元中晶体管的栅覆盖电容和PN结特性，以进行模型参数的优化。且在本专利技术提出的SRAM测试系统中，晶体管有源区与栅极的版图结构以及尺寸大小与实际SRAM一致，因此避免了沿用逻辑器件的模型参数无法完全等效的缺陷，从而保证了利用该测试系统及方法所优化的SRAM器件模型参数的准确性。附图说明图1为六管SRAM单元的版图结构示意图。图2为本专利技术一实施例SRAM测试系统的方块示意图。图3(a)及3(b)为本专利技术一实施例测试传输门晶体管时的SRAM单元版图结构示意图。图4(a)及4(b)为本专利技术一实施例测试上拉晶体管的时的SRAM单元版图结构示意图。图5(a)及5(b)为本专利技术一实施例测试下拉晶体管的时的SRAM单元版图结构示意图。具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本本文档来自技高网...

【技术保护点】
一种静态随机存储器的寄生参数测试系统，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其特征在于，所述测试系统包括：第一测试点，所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于所述第一测试点；第二测试点，所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接于所述第二测试点；第三测试点，所述静态随机存储阵列中各相同类型晶体管的衬底并联耦接于所述第三测试点；栅覆盖电容测试模块，耦接所述第一测试点和第二测试点，测试所述静态随机存储阵列中各所述晶体管的栅覆盖电容；以及PN结电流和结电容测试模块，耦接于所述第二测试点与第三测试点，测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。

【技术特征摘要】
1.一种静态随机存储器的寄生参数测试系统，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其特征在于，所述测试系统包括：第一测试点，所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于所述第一测试点；第二测试点，所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接于所述第二测试点；第三测试点，所述静态随机存储阵列中各相同类型晶体管的衬底并联耦接于所述第三测试点；栅覆盖电容测试模块，耦接所述第一测试点和第二测试点，测试所述静态随机存储阵列中各所述晶体管的栅覆盖电容；以及PN结电流和结电容测试模块，耦接于所述第二测试点与第三测试点，测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。2.根据权利要求1所述的静态随机存储器寄生参数测试系统，其特征在于，还包括：与引出所述晶体管栅极的金属连线尺寸相同的第一金属连线，与引出所述晶体管有源区的金属连线尺寸相同的第二金属连线；与引出所述晶体管衬底的金属连线尺寸相同的第三金属连线；所述第一金属连线与第二金属连线形成第一电容校准结构，所述第二金属连线与第三金属连线形成第二电容校准结构；第四测试点，耦接所述第一金属连线；第五测试点，耦接所述第二金属连线；第六测试点，耦接所述第三金属连线；第一电容校准测试模块，耦接所述第四测试点与第五测试点，测试所述第一电容校准结构的电容作为第一校准电容；第二电容校准测试模块，耦接所述第五测试点与第六测试点，测试所述第二电容校准结构的电容作为第二校准电容；第一计算模块，根据所述的晶体管栅覆盖电容及第一校准电容计算出所述晶体管的本征栅覆盖电容；第二计算模块，根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。3.根据权利要求1所述的静态随机存储器寄生参数测试系统，其特征在于，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有所述晶体管引出。4.根据权利要求3所述的静态随机存储器寄生参数测试系统，其特征在于，所述晶体管的栅极，所述晶体管的有源区及所述晶体管的衬底均通过所述晶体管的接触孔由金属连线引...

【专利技术属性】
技术研发人员：郭奥，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：