液晶显示面板制造技术

液晶显示面板包含像素阵列、第一移位暂存器、M个第一输出单元、第二移位暂存器、N个第二输出单元。该第一移位暂存器设置于该像素阵列的第一侧，该M个第一输出单元耦接于该第一移位暂存器且相邻该第一移位暂存器，用以根据第一时脉信号对该像素阵列的M列像素提供M个栅极信号。该第二移位暂存器设置于该像素阵列的第二侧，该N个第二输出单元耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据第二时脉信号对该像素阵列的N列像素提供N个栅极信号。M与N为正整数。

【技术实现步骤摘要】
液晶显示面板
本专利技术系关于一种液晶显示面板，尤指一种具有双边共用式移位暂存器的液晶显示面板。
技术介绍
图1为
技术介绍
液晶显示面板100的示意图。液晶显示面板100包含像素阵列102、移位暂存器104及边框106。随着高解析度液晶显示面板的市场需求不断提升，像素阵列102的像素数目及像素列数越来越多而每个像素越来越小,使得用以驱动像素的移位暂存器104可以布局的高度H受到限制，而必须加大移位暂存器104的宽度W以布局移位暂存器104内的元件及走线。但随着边框106的长度L要求越来越窄，宽度W可以加大的范围有限，可能无法将移位暂存器104的元件及走线完整的布局到有限的宽度W乘上高度 H的面积内。
技术实现思路
本专利技术的实施例揭露一种液晶显示面板。该液晶显示面板包含像素阵列、第一移位暂存器、M个第一输出单兀、第二移位暂存器及N个第二输出单兀。该第一移位暂存器设置于该像素阵列的第一侧，用以输出第一时脉信号。该M个第一输出单兀I禹接于该第一移位暂存器且相邻该第一移位暂存器，用以根据该第一时脉信号对该像素阵列的M列像素提供M个栅极信号。该第二移位暂存器设置于该像素阵列的第二侧，用以输出第二时脉信号。该N个第二输出单元耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据该第二时脉信号对该像素阵列的N列像素提供N个栅极信号。该第一侧与该第二侧相异，且M与N为正整数。本专利技术实施例的每一移位暂存器可用以驱动多列像素，且移位暂存器交互放置在像素阵列的相异两侧。如此可大幅缩小布局移位暂存器的所需要的面积，将移位暂存器的元件及走线完整的布局到较窄且有限的边框内。附图说明图1为先前技术液晶显示面板的示意图。图2为本专利技术一种实施例说明液晶显示面板的示意图。图3为本专利技术一实施例说明第一移位暂存器及第一输出单元的示意图。图4为本专利技术一实施例说明图2液晶显示面板的时序图。图5为本专利技术另一实施例说明液晶显不面板的不意图。图6为本专利技术另一实施例说明液晶显不面板的不意图。图7为本专利技术一实施例说明图6液晶显不面板的时序图。图8为本专利技术另一实施例说明图6液晶显不面板的时序图。图9为本专利技术另一实施例说明液晶显不面板的不意图。图10为本专利技术一实施例说明图9液晶显不面板的时序图。图11为本专利技术另一实施例说明图9液晶显不面板的时序图。图12为本专利技术另一实施例说明液晶显不面板的不意图。图13为本专利技术一实施例说明图12液晶显示面板的时序图。图14为本专利技术另一实施例说明图12液晶显不面板的时序图。主要元件符号说明100、200、500、600、900、1200液晶显示面板102,202像素阵列104移位暂存器106边框H高度W、W1、W11、W2、W22宽度L长度204第一移位暂存器206第一输出单元208第一逻辑栅210第一缓冲器214第二移位暂存器 216第二输出单元218第二逻辑栅220第二缓冲器224第三移位暂存器226第三输出单元238第三逻辑栅240第三缓冲器234第四移位暂存器236第四输出单元238第四逻辑栅240第四缓冲器280起始信号线Gl至G12栅极信号Tl至T20晶体管D2U向上传递信号D2U_STV向上传递起始信号U2D向下传递信号U2D_STV向下传递起始信号VGH高电位VGL低电位Pl至P6脉波信号POFF脉波截止信号CK第一时脉信号CK ’第二时脉信号XCK第三时脉信号XCK ’第四时脉信号TP1、TP2预充电时段TG1、TG2时段t时间具体实施方式请参考图2。图2为本专利技术一种实施例说明液晶显不面板200的不意图。液晶显不面板200包含像素阵列202、第一移位暂存器204、第一输出单兀206、第二移位暂存器214及第二输出单元216。第一移位暂存器204设置于像素阵列202的左侧，第二移位暂存器214设置于像素阵列202的右侧。图2中显示4列第一输出单元206耦接于第一移位暂存器204及像素阵列202之间，第一输出单元206相邻第一移位暂存器204，及4列第二输出单元216耦接于第二移位暂存器214及像素阵列202之间，第二输出单元216相邻第二移位暂存器214,即多个输出单兀可共用同一个移位暂存器,且4列第一输出单兀206位于相对4列第二输出单元216的上方。实际上可根据像素阵列202的列数按照图2的排列方式循序增加移位暂存器及输出单元。本专利技术的实施例不限于以4列第一输出单元206耦接于第一移位暂存器204,亦可是M个第一输出单兀206稱接于第一移位暂存器204, M为正整数。亦可是N个第二输出单元216耦接于第二移位暂存器214，N为正整数。每一第一输出单元206包含第一逻辑栅208及第一缓冲器210。每一第二输出单元216包含第二逻辑栅218及第二缓冲器220。图3为本专利技术一种实施例说明第一移位暂存器204及第一输出单兀206的不意图。图3的4个第一输出单元206包含相同的电路架构。第一移位暂存器204包含第一晶体管Tl至第十六晶体管T16。每一第一逻辑栅208包含第十七晶体管T17及第十八晶体管T18。每一第一缓冲器210包含第十九晶体管T19及第二十晶体管T20。第一晶体管Tl具有控制端用以接收向上传递信号D2U，第一端用以接收向上传递起始信号D2U_STV，及第二端。第二晶体管T2具有控制端用以接收向下传递信号U2D，第一端耦接于第一晶体管Tl的第一端，及第二端耦接于第一晶体管T2的第二端。第三晶体管T3具有控制端耦接于第二晶体管T2的控制端，第一端用以接收向下传递起始信号U2D_STV，及第二端耦接于第二晶体管T2的第二端。第四晶体管T4具有控制端耦接于第一晶体管Tl的控制端，第一端耦接于第三晶体管T3的第一端，第二端耦接于第三晶体管T3的第二端。第五晶体管T5具有控制端耦接于第一晶体管Tl的第二端，第一端耦接于第五晶体管T5的控制端，及第二端。第六晶体管T6具有控制端耦接于第五晶体管T5的控制端，第一端耦接第五晶体管T5的第二端，及第二端。第七晶体管T7具有控制端耦接于第六晶体管T6的第二端，第一端用以接收第一时脉信号CK，及第二端。第八晶体管T8具有控制端耦接于第七晶体管T7的控制端，第一端耦接于第七晶体管T7的第二端，及第二端耦接于第八晶体管T8的第一端。第九晶体管T9具有控制端耦接于第八晶体管T8的第二端，第一端耦接于第六晶体管T6的第一端，及第二端耦接于第九晶体管T9的控制端。第十晶体管TlO具有控制端耦接于第九晶体管T9的控制端，第一端用以接收高电位VGH，及第二端用以输出第一时脉信号CK的电位。第十一晶体管Tll具有控制端耦接于第十晶体管TlO的控制端，第一端耦接于第十晶体管TlO的第二端，及第二端用以接收低电位VGL。第十二晶体管T12具有控制端耦接于第一晶体管Tl的第二端，第一端耦接于第十晶体管TlO的第二端，及第二端。第十三晶体管T13具有控制端耦接于第十二晶体管T12的控制端，第一端耦接于第十二晶体管T12的第二端，及第二端耦接于第十一晶体管Tll的第二端。第十四晶体管T14，具有控制端耦接于第十二晶体管T12的第二端，第一端耦接于第六晶体管T6的第二端，及第二端耦接于第十晶体管TlO的控制端。第十五晶体管T15具有控制端耦接于第十四晶体管T14的控制端，第一端耦接于第十四晶体管本文档来自技高网...

【技术保护点】
一种液晶显示面板，包含：一像素阵列；一第一移位暂存器，设置于该像素阵列的第一侧，用以输出一第一时脉信号；M个第一输出单元，耦接于该第一移位暂存器且相邻该第一移位暂存器，用以根据该第一时脉信号对该像素阵列的M列像素提供M个栅极信号；一第二移位暂存器，设置于该像素阵列的第二侧，用以输出一第二时脉信号；及N个第二输出单元，耦接于该第二移位暂存器且相邻该第二移位暂存器，用以根据该第二时脉信号对该像素阵列的N列像素提供N个栅极信号；其中该第一侧与该第二侧相异，且M与N为正整数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖伟见，庄铭宏，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：