本发明专利技术提供了一种多核DSP芯片的多层AMBA总线架构，包括多个DSP核、一条高速AHB程序总线、一条高速AHB数据总线、一条低速AHB数据总线、一条APB外围总线；多个DSP核都分别与高速AHB数据总线和高速AHB程序总线相连，高速AHB数据总线和高速AHB程序总线之间通过桥接器进行连通；低速AHB数据总线通过桥和高速AHB数据总线相连，还通过桥和高速AHB程序总线相连；低速AHB数据总线通过APB桥连接APB外围总线。本发明专利技术的优点是：在互联总线中引入哈佛结构，提高了总线的数据吞吐量，提升系统性能。引入分层的数据总线，将高速设备与低速设备分离于高速时钟域和低速时钟域，有效降低系统功耗。
【技术实现步骤摘要】
本专利技术涉及一种多核DSP芯片的多层AMBA总线架构，属于电子信息领域。
技术介绍
数字信号处理(Digital Signal Process, DSP)芯片在通信、多媒体、信息家电等方面有着广泛的应用。图I所示为一个典型的DSP芯片的架构。随着人们对DSP芯片性能和功能要求的提高，多核心和系统集成化成为当前DSP芯片开发的趋势。多核心的加入提高系统的数据并行处理能力，提高系统性能，而各种设备的集成提高的系统的可扩展性。将多个DSP处理器核心和各种协处理器、外设集成在单个芯片上，构成了一个片上系统(Systemon Chip ,SoC)。共享总线模型是当前片上系统的主要互联方式，目前常用的片上总线标准有AMBA、WISHBONE、CoreConnect等。AMBA总线由于ARM处理器的地位而得到了广泛应用，拥有丰富的可用的IP核资源，非常适合于中低端系统芯片总线互联。AMBA2. O总线包括高级系统总线(ASB)、高级高性能总线(AHB)、高级外围总线(APB)，AHB总线与ASB总线适合连接高速设备，而APB总线适合连接低速的片内外设。随着片上资源的丰富以及芯片数据处理能力的提高，大量数据传输使得系统总线成为系统性能瓶颈。图I所示的单总线架构无法满足系统的巨大数据吞吐量，为改进系统性能，双总线哈佛结构便应运而生，图2所示为典型的哈佛结构的DSP芯片架构。当前DSP芯片被大量应用于移动设备内，低功耗成为DSP芯片设计的必然要求。系统内总功耗由动态部分和静态部分组成，其静态功耗主要由制造工艺所与电路结构有关，而动态部分由系统时钟频率及动态因子决定，与系统架构设计直接相关。所有设备都挂载在同一条总线上时，造成了总线大的负载，运行在高频时钟下必然产生大的动态功耗。
技术实现思路
为改善系统性能和功耗问题，本专利技术提供一种多核DSP芯片的多层AMBA总线架构，将DSP芯片内总线分割成多层总线，改进后的系统总线架构可有效提高系统数据吞吐率并降低系统功耗。按照本专利技术提供的技术方案，一种多核DSP芯片的多层AMBA总线架构，包括多个DSP核、一条高速AHB程序总线、一条高速AHB数据总线、一条低速AHB数据总线、一条APB外围总线；所述DSP核完成系统控制和数据处理，多个DSP核都分别与高速AHB数据总线和高速AHB程序总线相连，所述高速AHB数据总线和高速AHB程序总线之间通过桥接器进行连通；所述低速AHB数据总线不但通过桥和高速AHB数据总线相连，还通过桥和高速AHB程序总线相连；所述低速AHB数据总线通过APB桥连接APB外围总线。架构中数据总线按速度分为三级，分别是高速AHB数据总线、低速AHB数据总线和APB外围总线，将不同速度设备连接于不同总线域内。本专利技术的优点是本专利技术提供一种多核DSP芯片的片上资源的互联解决方案，在互联总线中引入哈佛结构，提高了总线的数据吞吐量，提升系统性能。引入分层的数据总线，将高速设备与低速设备分离于高速时钟域和低速时钟域，有效降低系统功耗。附图说明图I为典型的DSP芯片架构。图2为典型的哈佛结构DSP芯片架构。图3为本专利技术基于多层AMBA总线的双核DSP架构。图4为基于图3的架构的一种具体实施例结构示意图。具体实施例方式下面结合附图和实施例对本专利技术作进一步说明。如图3所示，以双DSP核为例，本专利技术包括两个DSP核(DSP处理器核心)、一条高速AHB程序总线(HSPB)、一条高速AHB数据总线(HSDB)、一条低速AHB数据总线(LSDB)、一条APB外围总线、各总线之间的桥接器以及各总线上的主从设备。所述DSP核完成系统控制和数据处理，两个DSP核都分别与高速AHB数据总线和高速AHB程序总线相连，所述高速AHB数据总线和高速AHB程序总线之间通过桥接器进行连通；所述低速AHB数据总线不但通过桥和高速AHB数据总线相连，还通过桥和高速AHB程序总线相连；所述低速AHB数据总线通过APB桥连接APB外围总线。为实现系统中不同总线域内设备的相互访问，在HSPB和HSDB、HSPB 和 LSDB、HSDB 和 LSDB、LSDB 和 APB 之间加入了桥接器。采用这种改进型的哈佛结构，将数据总线与程序总线分离，使得程序的读取执行和数据处理可以并行执行，并且HSPB和HSDB总线上的设备可以通过桥接器而非处理器核心直接进行相互访问，减轻了处理器的负载同时提高了访问效率。为了降低高速数据总线上的动态功耗，将数据总线分割成高速总线、低速总线和外设总线三级。将不同速度设备连接于不同总线域内。系统动态功耗占据了系统总功耗的近80%，而动态功耗与系统的运行时钟频率成正比，通过引入分层总线，将高速设备和低速设备接到不同的总线上，降低低速设备的运行时钟频率，可降低系统的动态功耗。系统在高速AHB程序总线和低速AHB数据总线间加入了桥接器，使得这两条总线域内的设备的互访不必通过高速AHB数据总线，缩短了访问时间同时减轻了高速AHB数据总线的负载，减小数据拥塞。图4所示是对图3所示架构的一种具体的实现。高速AHB程序总线和高速AHB数据总线都采用64位的AHB总线，可运行在800MHz的时钟频率下。低速AHB数据总线为32位的AHB总线，时钟为高速AHB数据总线的N分频，N可由系统控制器进行编程设置。外设总线为32位APB外围总线，时钟频率与低速AHB数据总线相同。系统在高速AHB数据总线(HSDB )上挂载了数据存储器(DMU )、四倍数据率(QDR)存储器接口、直接存储器访问(DMA)控制器。其中DMU为256Kbit的片内存储器SRAM，QDR为四倍数据率存储器接口，提供了一个高速的大容量外部DRAM的接口。DMA控制器提供不同设备之间存储空间的直接访问，不同设备的数据交换不必通过处理器核心来完成，使得处理从繁重的数据搬运任务中解脱，从而进行专一的高速的数据运算。高速AHB程序总线(HSPB)上挂载了程序存储器(PMU)、闪存接口(Flash Memory)、启动存储器(Boot ROM)、调试接口(JTAG)等模块。其中Boot ROM中存储系统启动时的初始化程序，系统启动时系统首先加载其中的程序，完成系统的初始化。PMU单兀为256Kbit系统片内程序存储器SRAM，Flash模块提供大容量的外部存储器。JTAG模块为系统在线调试功能。在低速AHB数据总线(LSDB)上挂载着通用串行总线(USB)控制器和中断处理器(Interrupt Processor)。其中的中断处理器是系统的中断处理设备,可以像处理器一样响应系统中的中断请求。中断处理器可以减少处理器核心响应中断的资源消耗，提高了系统性能。在APB外围总线上挂载了通用异步接收发射器(UART)、定时器(Timer)、系统控制器(System Controller)、脉冲宽度调制器(PWM)、IIC、IIS等外围接口设备和通用输入输出(GPIO)模块。以上各种外围设备提供系统对外界的接口，符合不同标准的接口极大丰富了系统的功能。系统运行时，DSP处理器核心可以从程序总线上的SRAM、Boot ROM或者Flash内读取程序指令然后执行。与此同时，处理器还可以从数据总线上的数据存储器内存取数据并进行数据的处理。数据处理和指令的执行可以本文档来自技高网...
【技术保护点】
一种多核DSP芯片的多层AMBA总线架构，其特征是：包括多个DSP核、一条高速AHB程序总线、一条高速AHB数据总线、一条低速AHB数据总线、一条APB外围总线；所述DSP核完成系统控制和数据处理，多个DSP核都分别与高速AHB数据总线和高速AHB程序总线相连，所述高速AHB数据总线和高速AHB程序总线之间通过桥接器进行连通；所述低速AHB数据总线不但通过桥和高速AHB数据总线相连，还通过桥和高速AHB程序总线相连；所述低速AHB数据总线通过APB桥连接APB外围总线。
【技术特征摘要】
【专利技术属性】
技术研发人员：王澧，胡焰胜，于麦口，李天阳，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：
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