半导体装置制造方法及图纸

本实用新型专利技术提供了一种半导体装置，其具有半导体衬底(1)，在该半导体衬底(1)的外周区域中，第2半导体区域(32)达到半导体衬底(1)的第2主面(21)，从半导体衬底(1)的第2主面(21)的上方观察，在活性层形成区域的角部中，第4半导体区域(4)和第2半导体区域(32)相接。通过本实用新型专利技术提供的半导体装置，在活性层形成区域的角部中，由于不存在第3半导体区域(31)，从而防止了在IGBT的外周区域的角部附近的地方开始发生损坏的情况。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种半导体装置，尤其涉及应用在IPM (Intelligent PowerModule,智能功率模块)中的、包含减少开启阻抗的IGBT (Insulated Gate BipolarTransistor,绝缘栅双极型晶体管)的半导体装置。
技术介绍
如图I所示，在日本特开2007-165635号专利中公开了一种半导体装置，该半导体装置使用了一半导体衬底1，该半导体衬底I具有具有N型间隔区域31的沟槽栅型IGBT的活性层形成区域；具有沟槽2的第I外周结构，用以包围活性层形成区域；以及具有形成为包围着第I外周结构的沟道截断环9的第2外周结构。当形成比漂移区域32浓度高的N型间隔区域31时，能够降低IGBT的开启阻抗，不过IGBT的耐圧性也降低了。当将N型间隔区域31插入到IGBT的外周区域的角部或者栅极焊盘的角部附近的区域时，这些区域的耐圧性变弱，会导致损坏。
技术实现思路
本技术的目的在于，提供一种半导体装置，以防止在IGBT的外周区域的角部附近的地方开始发生损坏。为了实现上述目的，本技术提供了一种半导体装置，具有半导体衬底，所述半导体衬底具有第I半导体区域，其处于所述半导体衬底I的第I主面上，并具有第I导电类型；第2半导体区域，其形成于所述第I半导体区域7之上，并具有与所述第I导电类型相反的第2导电类型；以及第3半导体区域，其与所述第2半导体区域相接，并具有所述第2导电类型，所述第3半导体区域比所述第2半导体区域的杂质浓度高，其中，在所述半导体衬底I的活性层形成区域中具有第4半导体区域，其形成于所述第3半导体区域I之上，并具有所述第I导电类型；第5半导体区域，其与所述第4半导体区域相接，并具有所述第2导电类型；沟槽，其从所述第5半导体区域的上部的面开始，至少达到所述第4半导体区域的下部的面；绝缘膜，其形成于所述沟槽的侧面及底面；以及控制电极，形成于所述绝缘膜的内侧，其中，在包围所述半导体衬底I的活性层形成区域的外周区域中，所述第2半导体区域达到所述半导体衬底的第2主面，从半导体衬底的第2主面的上方观察，在所述活性层形成区域的角部中，所述第4半导体区域和所述第2半导体区域相接。通过本技术提供的半导体装置，在活性层形成区域的角部中，由于不存在第3 半导体区域，从而防止了在IGBT的外周区域的角部附近的地方开始发生损坏的情况。附图说明图1为现有技术的半导体装置的俯视结构示意图。图2为本技术的实施例1的半导体装置的俯视结构示意图。图3为沿图2的虚线A-A’剖面后的半导体装置的剖面结构示意图。图4为沿图2的虚线B-B’剖面后的半导体装置的剖面结构示意图。图5为沿图2的虚线C-C’剖面后的半导体装置的剖面结构示意图。图6为沿图2的虚线D-D’剖面后的半导体装置的剖面结构示意图。图7为本技术的实施例2的半导体装置的俯视结构示意图。图8为本技术的实施例3的半导体装置的俯视结构示意图。具体实施方式实施例1下面结合图2-6来说明本技术的实施例1的结构。图2是从第2主面21向 下观察的俯视结构示意图。图3-图6分别是对应于图2中的各个剖面线的剖面结构示意 图。本技术的一种半导体装置具有半导体衬底1，该半导体衬底1具有第1半导体区域7，其处于半导体衬底1的第1主面22上，并具有第1导电类型。 在本实施例中，第1半导体区域7具体为P型集电极层7。在本实施例中，第1导电类型可 以包括P+、P和P-等类型，其中，P+、P和P-等类型是根据浓度的不同而划分的。第2半导体区域32，其形成于第1半导体区域7之上，并具有与第1导电类型相反 的第2导电类型。在本实施例中，第2半导体区域32具体为N-型漂移区域32。在本实施 例中，第2导电类型可以包括N+、N和N-等类型，其中，N+、N和N-等类型是根据浓度的不 同而划分的。另外，在N-型漂移区域32与P型集电极层7之间，还可以设置有与P型集电极层 7相接的N+型缓冲层6，在这种情况下，N-型漂移区域32与N+型缓冲层6相接。第3半导体区域31，其与第2半导体区域32相接，并具有第2导电类型，第3半导 体区域31比第2半导体区域32的杂质浓度高。在本实施例中，第3半导体区域31具体为 N型间隔区域31。另外，如图3所示，在沿着半导体衬底1的横向方向上，将半导体装置划分为活性 层形成区域和外周区域。其中，在本实施例中，从沟槽2的两侧均具有第5半导体区域3 (射极区域3)的部分起，该部分以内(包含该部分)属于活性层形成区域，而沟槽2的单侧具 有第5半导体区域3的部分属于外周区域。在图2中，外周区域与活性层形成区域的边界 可以划分在最靠外的沟槽2的第5半导体区域3的侧面所在的平面，即如图3及图4中垂 直的虚线所示的面。需要说明的是，图中虚线所划分的外周区域与活性层形成区域仅为示 例性的划分，外周区域与活性层形成区域的边界可以向右侧适当移动，即也可以位于沟槽2 的两侧均具有第5半导体区域3的部分和沟槽2的单侧具有第5半导体区域3的部分之间，CN 202772137 U说明书2/4 页 通过本技术提供的半导体装置，在活性层形成区域的角部中，由于不存在第3 半导体区域，从而防止了在IGBT的外周区域的角部附近的地方开始发生损坏的情况。也就是说，只要保证沟槽2的单侧具有第5半导体区域3的部分没有包含在活性层形成区域中，而是包含在外周区域中即可。其中，在活性层形成区域中具有第4半导体区域4，其形成于第3半导体区域31之上，并具有第I导电类型，在本实施例中具体为与N型间隔区域31相接的P型基极区域4。第5半导体区域3，其与第4半导体区域4相接，并具有第2导电类型，在本实施例中具体为与P型基极区域4相接的发射极区域3。沟槽2，其从第5半导体区域3的上部的面开始，至少达到第4半导体区域4的下部的面，在本实施例中具体为从半导体衬底I的第2主面21开始贯通P型基极区域4和发射极区域3的沟槽2。绝缘膜10，其形成于沟槽2的侧面及底面。控制电极11，形成于绝缘膜10的内侧，在本实施例中具体为在从半导体衬底I的第2主面21开始贯通P型基极区域4和发射极区域3的沟槽2内，隔着栅绝缘膜10而形成的栅极电极11。在外周区域中，第2半导体区域32达到半导体衬底I的第2主面21。从半导体衬底I的第2主面21的上方观察，在活性层形成区域的角部中，第4半导体区域4和第2半导体区域32相接(图2中，在垂直于纸面的方向上相接)，该部分的剖面结构可以通过对比图3和图4清楚的看到，其中，在图4比图3的N型间隔区域31少了一部分。也就是说，在活性层形成区域的角部，没有设置第3半导体区域31 (在本实施例中具体为N型间隔区域31)。即，如图2所示，从半导体衬底I的第2主面21的上方观察，整个N型间隔区域31的四个端部呈向内凹进形状或者说是缺角状。该部分结构对应于图2中的区域E。进一步地，还可以存在如下结构从半导体衬底I的第2主面21的上方观察，在栅极焊盘形成区域27下部的半导体衬底I中，第4半导体区域4与第2半导体区域32相接(图2中，在垂直于纸面的方向上相接)，图6示出该部分结构对应的剖面图。S卩，在栅极焊盘形成区域27下部也不存在第3半导体区域31 (在本实施例中具体为N型间隔区本文档来自技高网...

【技术保护点】
一种半导体装置，具有半导体衬底（1），其特征在于，所述半导体衬底（1）具有：第1半导体区域（7），其处于所述半导体衬底（1）的第1主面（22）上，并具有第1导电类型；第2半导体区域（32），其形成于所述第1半导体区域（7）之上，并具有与所述第1导电类型相反的第2导电类型；以及第3半导体区域（31），其与所述第2半导体区域（32）相接，并具有所述第2导电类型，所述第3半导体区域（31）比所述第2半导体区域（32）的杂质浓度高，其中，在所述半导体衬底（1）的活性层形成区域中具有：第4半导体区域（4），其形成于所述第3半导体区域（31）之上，并具有所述第1导电类型；第5半导体区域（3），其与所述第4半导体区域（4）相接，并具有所述第2导电类型；沟槽（2），其从所述第5半导体区域（3）的上部的面开始，至少达到所述第4半导体区域（4）的下部的面；绝缘膜（10），其形成于所述沟槽（2）的侧面及底面；以及控制电极（11），其形成于所述绝缘膜（10）的内侧，其中，在包围所述半导体衬底（1）的活性层形成区域的外周区域中，所述第2半导体区域（32）达到所述半导体衬底（1）的第2主面（21），从半导体衬底（1）的第2主面（21）的上方观察，在所述活性层形成区域的角部中，所述第4半导体区域（4）和所述第2半导体区域（32）相接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：鸟居克行，
申请(专利权)人：三垦电气株式会社，
类型：实用新型
国别省市：