一种数字延时锁定环电路制造技术

技术编号:8388636 阅读:226 留言:0更新日期:2013-03-07 18:03
本发明专利技术公开了一种快速锁定数字延时锁定环电路,涉及信号相位偏移技术,包括占空比调整电路、鉴相器、数字控制延时链、数字时间转换器、移位计数器和复制延时单元。数字控制延时链包括至少四级相同的延时单元,每个延时单元均由相同的控制来控制,具有相同的延时量;每级延时单元内包括一粗调延时单元和一精调延时单元,粗调延时单元和精调延时单元串联设置,扩大了延时锁定环的工作频率范围。本发明专利技术的数字延时锁定环电路,为DDR控制器中的DQS信号提供精确的90°相移信号,具有快速锁定和避免环路错误锁定的特性。

【技术实现步骤摘要】

本专利技术涉及信号相位偏移
,是现场可编程门阵列中DDR控制器DQS信号的一种快速锁定数字延时锁定环电路
技术介绍
现场可编程门阵列(FPGA)是一种大规模可编程器件,由可编程逻辑模块(CLB)、连线资源、输入输出模块(IOB)构成。其中输入输出模块为DDR控制器提供专用的数据选择脉冲信号(DQS)和数据信号(DQ)。在FPGA的DDR SDRAM控制器中,DQS信号和DQ数据信号是由DDR SDRAM存储器芯片产生,并采用源同步的方式伴随传送的,需要采用延时锁定环对DQS信号相移90度使其上升和下降沿落在DQ的中心以保证采样的正确性。图I表示一典型的数字延时锁定环电路框图。图I的延时锁定环包括分频器、一鉴相器、一计数器以及一延时链。延时链包括级联连接的相同结构的四个延时单元。分频器对外部输入时钟和反馈时钟进行分频,产生分频信号送给鉴相器。鉴相器检测反馈分频时钟和输入分频时钟信号的相位差。如果反馈分频时钟的相位超前于输入分频时钟,则产生上升信号UP,相反如果反馈分频时钟的相位滞后于输入分频时钟,则产生下降信号DOWN。计数器根据UP和DOWN进行计数,并产生一个η位的控制本文档来自技高网...

【技术保护点】
一种快速锁定数字延时锁定环电路,包括鉴相器、数字控制延时链、计数器;其特征在于,还包括占空比调整电路、数字时间转换器、复制延时单元;占空比调整电路输入接参考时钟,输出分别与数字控制延时链、精调鉴相器、数字时间转换器、移位计数器的输入端电连接;精调鉴相器输出接移位计数器的另一输入端;数字时间转换器输出接编码器输入,编码器、移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端,数字控制延时链、复制延时单元的另两个输入端间,相互连接,双向通讯;数字控制延时链的输出与精调鉴相器的另一输入端电连接;复制延时单元输入接脉冲信号,输出相移后的脉冲信号;其中,数字时间转换器、编码器,移位计数器组成...

【技术特征摘要】

【专利技术属性】
技术研发人员:杨海钢陈柱佳
申请(专利权)人:中国科学院电子学研究所
类型:发明
国别省市:

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