一种数字延时锁定环电路制造技术

本发明专利技术公开了一种快速锁定数字延时锁定环电路，涉及信号相位偏移技术，包括占空比调整电路、鉴相器、数字控制延时链、数字时间转换器、移位计数器和复制延时单元。数字控制延时链包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置，扩大了延时锁定环的工作频率范围。本发明专利技术的数字延时锁定环电路，为DDR控制器中的DQS信号提供精确的90°相移信号，具有快速锁定和避免环路错误锁定的特性。

【技术实现步骤摘要】

本专利技术涉及信号相位偏移
，是现场可编程门阵列中DDR控制器DQS信号的一种快速锁定数字延时锁定环电路。
技术介绍
现场可编程门阵列(FPGA)是一种大规模可编程器件，由可编程逻辑模块(CLB)、连线资源、输入输出模块(IOB)构成。其中输入输出模块为DDR控制器提供专用的数据选择脉冲信号(DQS)和数据信号(DQ)。在FPGA的DDR SDRAM控制器中，DQS信号和DQ数据信号是由DDR SDRAM存储器芯片产生，并采用源同步的方式伴随传送的，需要采用延时锁定环对DQS信号相移90度使其上升和下降沿落在DQ的中心以保证采样的正确性。图I表示一典型的数字延时锁定环电路框图。图I的延时锁定环包括分频器、一鉴相器、一计数器以及一延时链。延时链包括级联连接的相同结构的四个延时单元。分频器对外部输入时钟和反馈时钟进行分频，产生分频信号送给鉴相器。鉴相器检测反馈分频时钟和输入分频时钟信号的相位差。如果反馈分频时钟的相位超前于输入分频时钟，则产生上升信号UP，相反如果反馈分频时钟的相位滞后于输入分频时钟，则产生下降信号DOWN。计数器根据UP和DOWN进行计数，并产生一个η位的控制字CON控制数字控制延时链的延时量。数字控制延时链是延时锁定环中的一个关键部件，它由不同的数字控制字来为数字控制延时链产生不同的延时量。数控延时链采用粗调节单元和精调节单元级联的方法提高延时链的延时精度。粗调节单元由缓冲器链组成，由缓冲器的本征延时作为延时步长；精调节单元利用缓冲器的负载电容或者负载电阻的变化细微的延时步长。由于传统的延时锁定环采用计数器和分频器调整数字控制延时链的延时量，需要很长的周期数完成延时锁定环的锁定。同时，传统延时锁定环可能锁定在数倍时钟周期上，造成延时锁定环的错误锁定(False Lock)。
技术实现思路
本专利技术的目的是提供一种快速锁定数字延时锁定环电路，为DDR控制器的DQS提供精确的90°相移信号，它具有快速锁定和避免环路错误锁定的特性，克服了现有技术的缺陷。为了达到上述目的，本专利技术的技术解决方案是一种快速锁定数字延时锁定环电路，包括鉴相器、数字控制延时链、计数器；其还包括占空比调整电路、数字时间转换器、复制延时单兀；占空比调整电路输入接参考时钟，输出分别与数字控制延时链、精调鉴相器、数字时间转换器、移位计数器的输入端电连接；精调鉴相器输出接移位计数器的另一输入端；数字时间转换器输出接编码器输入，编码器、移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端，数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯；数字控制延时链的输出与精调鉴相器的另一输入端电连接；复制延时单元输入接脉冲信号，输出相移后的脉冲信号；其中，数字时间转换器、编码器，移位计数器组成数字延时锁定环的控制逻辑，为数字控制延时链、复制延时单元提供数字控制码。所述的数字延时锁定环电路，其所述数字控制延时链，包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置；编码器、移位计数器的输出分别接数字控制延时链的另两个输入端，是编码器输出接每级延时单元内的粗调延时单元输入，移位计数器输出接每级延时单元内的精调延时单元输入。 所述的数字延时锁定环电路，其所述数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯，是复制延时单元的另两个输入端，分别与每级延时单元内的粗调延时单元输入、精调延时单元输入电连接，双向通讯。所述的数字延时锁定环电路，其所述粗调延时单元，由多路选择器级联的方式实现，粗调延时单元的结构输入端的负载不随延时级数的变化而变化，同时因其结构的规律性，能根据不同的延时范围要求选择延时链的级数；精调延时单元为多个缓冲器的串联，通过增加或减小缓冲器的驱动能力来改变延时单元的延时量。所述的数字延时锁定环电路，其所述数字时间转换器，包括脉冲产生器、本征延时链、寄存器、TDC延时链及编码器；脉冲产生器的输入端接参考时钟，在参考时钟的第一个时钟周期上升沿产生一个PULSE_START信号，在第二个时钟周期上升沿产生一个TOLSE_END信号，两个信号间隔一个时钟周期；PULSE_START信号输入到本征延时链，输出信号TDC_IN，再经过TDC延时链的单元TDU，依次得到的延时信号分别输入到寄存器的数据端，PULSE_END信号输入到寄存器的时钟端进行采样，寄存器采样后的结果送到编码器，经过编码器得到粗调节延时链的控制字，再由编码器转换器转成粗调节延时单元的控制码值。所述的数字延时锁定环电路，其所述本征延时链包括至少四个串联的精调节延时单元，其延时为数字控制延时链的最小延时；TDC延时链包括至少十六个串联的延时单元TDU，每个延时单元包括至少四个粗调延时单元中的多路选择器，每个延时单元的延时是粗调延时链的延时步长。所述的数字延时锁定环电路，其所述复制延时单元，与数字控制延时链的一个延时单元相同，包括串联的粗调、精调延时单元结构，复制延时单元负责DQS信号的相移，其延时量约为输入时钟周期的四分之一。所述的数字延时锁定环电路，其所述精调鉴相器，为交叉耦合RS锁存器结构，用于检测输入时钟和反馈时钟信号之间的相位差，并产生超前或滞后信号；三个精调鉴相器并联构成鉴相及锁定检测电路，还包括两个延时量可控的缓冲器Dl、D2，缓冲器Dl控制端接低电平，缓冲器D2控制端接高电平，At是缓冲器Dl和D2的延时量的差值。所述的数字延时锁定环电路，其所述移位计数器，包括20个串联的计数器单元，产生20位的控制码控制精调节延时链；移位计数器是一个双向的移位计数器，产生的控制码为热温度计码，移位计数器每次的状态跳变只会有一位码值发生变化，避免了在状态跳转过程中精调节延时链输出信号的抖动以及延时突变。所述的数字延时锁定环电路，其所述计数器单元，包括一个D触发器、两个与非门和一个反相器，Qn是当前位的输出状态值，当时钟信号Clk上升沿触发时，如果鉴相结果UP/DOWN为低电平，则把前一位的状态qiri传给qn ;如果鉴相结果UP/DOWN为高电平，则把后一位的状态qn+1传给qn。所述的数字延时锁定环电路，其锁定过程分为三部分，粗调节的锁定、精调节的锁定和状态保持，锁定周期小于17时钟周期，锁定逻辑的锁定窗口大小为2At。所述的数字延时锁定环电路，其所述锁定过程的三部分a)粗调节锁定当输入参考时钟CLK_IN到数字延时锁定环后，经过占空比调整电路产生占空比接近50%的参考时钟CLK_REF，该时钟送到数字控制延时链、TDC及移位计数器；TDC在一个时钟周期内完成粗调节的锁定，产生粗调节延时单元的控制码C_Code；在完成粗调节锁定后，TDC产生一个控制信号，启动精调精调鉴相器和移位计数器，延时锁定环(DLL)进入精调节的过程； 在粗调节锁定完成后，参考时钟和数字控制延时链的输出CLK360之间的相位误差小于一级粗延时单元的延时量；b)精调节的锁定数字控制延时链各单元的输出延迟相移，分别为输入时钟的90。、180。、270。、360。;其中360°相移信号CLK360被送到精调鉴相器的输入端，作为精调鉴相器的鉴相比较；本文档来自技高网...

【技术保护点】
一种快速锁定数字延时锁定环电路，包括鉴相器、数字控制延时链、计数器；其特征在于，还包括占空比调整电路、数字时间转换器、复制延时单元；占空比调整电路输入接参考时钟，输出分别与数字控制延时链、精调鉴相器、数字时间转换器、移位计数器的输入端电连接；精调鉴相器输出接移位计数器的另一输入端；数字时间转换器输出接编码器输入，编码器、移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端，数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯；数字控制延时链的输出与精调鉴相器的另一输入端电连接；复制延时单元输入接脉冲信号，输出相移后的脉冲信号；其中，数字时间转换器、编码器，移位计数器组成数字延时锁定环的控制逻辑，为数字控制延时链、复制延时单元提供数字控制码。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨海钢，陈柱佳，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：