本发明专利技术涉及基于宽I/O?DRAM的2.5D/3D系统芯片的DRAM修复架构。2.5D或3D修复架构包括逻辑管芯和存储器管芯。在2.5D架构中，逻辑管芯和存储器管芯安装在中介层上。在3D架构中，存储器管芯安装在逻辑管芯上。逻辑具有被处理器测试外壳包裹的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。控制逻辑进一步包括宽输入/输出控制器、内置修复分析器(BIRA)以及修复控制器。利用修复架构的方法提供了修复存储器设备的故障列和行的步骤。
【技术实现步骤摘要】
本公开总体上涉及电子电路领域。具体地，本公开包括2. 5D/3D系统芯片中动态随机存取存储器(DRAM)的修复过程和架构。
技术介绍
传统的二维(2D)电脑芯片、处理器和随机存取存储器(RAM)设置在同一个平面内且通过封装衬底相互连接。·但是，随着电子工业的演变，如今已经推出第三维-宽输入/输出DRAM并通过中介层(2.5D)将其连接在处理器(3D)的顶部或靠近处理器。因此，第三维的放置方法降低了两个零件间的互连电容。
技术实现思路
在一个实施例中，设备包括宽幅输入/输出控制器、内置修复分析器(BIRA)和修复控制器。宽幅输入/输出控制器通过物理层与DRAM通信。内置修复分析器收集来自宽幅输入/输出控制器的通讯故障数据并分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。该设备进一步包括修复定序器，用于按顺序排列所生成的修复指令。该设备进一步包括通用输入/输出(GPIO)管脚，被配置成接收来自修复控制器的修复指令。其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复定序器。该设备进一步包括控制逻辑，被配置为片上系统(SOC)。在另一个实施例中，在中介层上安装逻辑管芯和存储器管芯。存储器管芯包括DRAM通道。逻辑具有被处理器测试外壳包裹的控制逻辑。处理器测试外壳能够启动控制逻辑的测试部件。控制逻辑进一步包括宽幅输入/输出控制器、BIRA和修复控制器。宽幅输A /输出控制器通过物理层与DRAM通道通信。BIRA收集来自宽幅输入/输出控制的通信故障数据并分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。在另一个实施例中，在逻辑管芯上安装有存储器管芯。存储器管芯具有DRAM通道。逻辑具有被处理器测试外壳包裹的控制逻辑。处理器测试外壳能够启动控制逻辑的测试部件。控制逻辑进一步包括宽幅输入/输出控制器、BIRA和修复控制器。宽幅输入/输出控制器通过物理层与DRAM通信。BIRA收集来自宽幅输入/输出控制器的通信故障数据且分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。该设备进一步包括修复定序器，用于按顺序排列所生成的修复指令。该设备进一步包括通用输入/输出(GPIO)管脚，被配置成接收来自修复控制器的修复指令。其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复定序器。该设备进一步包括中介层和封装衬底，其中，存储器管芯安装在中介层上，中介层设置在封装衬底上。其中，逻辑管芯进一步安装在中介层上。 其中，存储器管芯安装在逻辑管芯上。该设备进一步包括封装衬底，其中，逻辑管芯安装在封装衬底上。其中，控制逻辑是片上系统，并且逻辑管芯进一步包括边界扫描测试外壳，被配置成包裹处理器测试外壳，边界扫描测试外壳被配置成启动电路板的测试部件，其中，处理器测试外壳是电气和电子工程师协会(IEEE)标准1500测试外壳且边界扫描测试外壳是电气和电子工程师协会标准1149. I测试外壳。在另一个实施例中，提供一种方法。该方法收集和分析通信故障数据且生成修复DRAM的故障列和行的指令。该方法包括以下步骤宽幅输入/输出控制器通过物理层与DRAM通信；BIRA收集来自宽幅输入/输出控制器的通信故障数据；BIRA分析通信故障数据以确定DRAM通道中DRAM的故障列和行；以及生成修复DRAM的故障列和行的指令。其中，使用修复控制器生成修复指令。该方法进一步包括使用修复定序器按顺序排列所生成的修复指令。该方法进一步包括使用通用输入/输出(GPIO)管脚接收来自修复控制器的修复指令。其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复定序器。其中，DRAM通道设置在存储器管芯中，存储器管芯设置在中介层上。附图说明图I示出了 3D系统实施例。图2示出了 2. 系统实施例。图3详细描述了单个宽输入/输出DRAM管芯的修复架构的实施方式。图4示出了构成宽输入/输出DRAM晶体的修复架构的一部分的逻辑到数据适配器和测试外壳指令寄存器的结构图。图5示出了构成宽输入/输出堆叠的DRAM晶体的修复架构的处理器的实施方式。图6示出了收集和分析通信故障数据且生成修复指令的方法。具体实施例方式本公开的一个方面包括堆叠管芯的修复架构。堆叠管芯包括宽幅输入/输出DRAM和其他逻辑管芯。这样的修复架构能够启动各自的管芯修复以及管芯间的互连修复。一些修复架构的实施例符合2. OT/3D管芯的板级集成(board-level integration)的电气和电子工程师协会(IEEE) 1149. I号“标准测试存取口及边界扫描架构”。IEEE 1149. I的行业标准名称是联合测试行动小组(JTAG)。当重新使用片上系统(SOC)修复基础结构和修复方式时，实施例会对单位面积成本最小化。但是其他实施例与宽I/o DRAM边界扫描控制连接并无需使用测试访问端口(TAP)控制器进行注册。后面的多个部分中均详细描述了下列实施例。此外，采用已知的互补金属氧化物半导体(CM OS)晶体管的集成电路(IC)技术，在单晶硅半导体衬底上形成构成下列实施例的每个功能块的电路部件。参考附图描述本公开的实施例。在描述实施例的所有附图中，通常，相同的参考数字用于指代相同的部件，因此本文不再赘述。参看根据本公开的实施例构造和操作的如图I所示的3D芯片系统1000的实施例。3D芯片系统是其内部部件以三维(长、宽和高)形式相互连接的系统。如图I所示，在3D芯片系统1000中，通过微凸块1250将宽I/O DRAM 1300堆叠在处理器1200的顶部。类似地，通过C4凸块(焊料凸块1150将处理器1200堆叠在封装衬底1100上。采用球栅阵列(BGA) 1050实现对封装衬底1100的表面安装。如下所述，3D芯片系统1000中可以使用本公开的修复实施例。同样地，如图2所示，结合根据本公开的实施例构造和操作的2. 5D芯片系统2000，可以使用修复实施例。2. 芯片系统是其内部部件(如，处理器2200和DRAM 2300)通过中介层2400以三维的形式连接到封装衬底2100的系统。如图2所示，通过微凸块2250，部件处理器2200和DRAM 2300堆叠在中介层2400的顶部。同样地，通过C4凸块2150，中介层2400堆叠在封装衬底2100上。采用球栅阵列2050实现对封装衬底2100的表面安装。如下所述，2. 5D芯片系统2000中可以使用本公开的修复实施例。图3示出了根据本公开的实施例构造和操作的单个宽输入/输出DRAM通道的修复(DFT)架构。在2. 实施例中，逻辑管芯3200和DRAM管芯3300安装在中介层3400上。本领域技术人员应理解，此处描述的原理也可应用到3D实施例。在本实施例中，逻辑管芯3200包括用处理器测试外壳(wrapper) 3110包裹的处理器3500。处理器测试外壳3110是IEEE标准号1500测试外壳。处理器测试外壳3110也能包裹至少一个测试外壳寄存器3120A-B，测试外壳指令寄存器(WIR) 3130和逻辑到数据适配器3140。处理器3500包括片上系统(SOC)，宽本文档来自技高网...
【技术保护点】
一种设备，包括：宽输入/输出控制器，被配置成通过物理层与动态随机存取存储器(DRAM)通道进行通信；内置修复分析器(BIRA)，被配置成收集来自所述宽输入/输出控制器的通信故障数据，并且进一步被配置成分析所述故障数据以确定所述DRAM通道中的动态随机存取存储器的故障列和行；以及修复控制器，被配置成生成修复所述动态随机存取存储器的故障列和行的指令。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：桑迪·库马·戈埃尔，黄智强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。