本发明专利技术公开了一种针对TSV互连的三维集成电路时钟拓扑结构产生方法，包括：输入三维集成电路的时钟端点、时钟源、缓冲器库和TSV信息；对每一层上的时钟端点采用归类算法圈出大密度区域，并建立子树；将所有层上未归类的时钟端点及各个归类区域已建立的时钟树根节点映射到2D平面上；利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离最近原则进行两两配对以生成父亲节点；判断是否还有未配对的节点，如果没有则自上而下插入缓冲器库和TSV信息以生成3D时钟树拓扑结构。本发明专利技术基于时钟端点密度的归类算法保障了TSV的均匀分布，并且避免了TSV过密的插入从而在一定层度上增加了可制造性及可靠性。
【技术实现步骤摘要】
本专利技术涉及电子设计自动化
，特别涉及一种针对TSV互联的三维集成电路时钟拓扑结构产生方法。
技术介绍
随着集成特征尺寸的不断缩小，三维集成电路(3D IC)成为目前继续遵循摩尔定律的有效技术方案之一。通过三维堆叠的方式可以有效的缩减互连长度，从而可以降低互连延时、功耗、面积和成本。现阶段针对3D IC设计自动化工具的研究主要是在传统2D IC设计自动化工具的基础上加以改进。缺乏真正意义上针对TSV互连的且高效的3D IC设计自动化工具成为了制约3D IC发展的主要瓶颈，尤其缺乏3D时钟树综合(3D CTS)工具。下面对3D时钟树综合的问题模型进行描述·3D时钟树综合是指根据分布在不同层次的时钟端点及可选择使用的穿透硅通孔(TSV, Through Silicon Vias)和缓冲器(buffer)的各种参数,建立一个树形的、连接所有时钟端点的时钟网络。并且满足所有时钟端点间的延时偏差最小，TSV的数量和分布满足设计约束等约束条件。具体的输入输出信息如下输入(I)时钟端点(sinks or flip-flops)的参数坐标、输入端电容、下游延迟；(2)时钟源的坐标；(3)缓冲器的数据库(包含缓冲器的各种参数电阻R，电容C及固有延时，以及转换率和其负载的关系等);(3)时钟源到不同节点(sink)的时钟延迟偏差限制范围(skew bound)；(4)转换率限制；(5) TSV的数量约束；(6) TSV 的电阻 R、电容 C。输出从时钟源连接不同层上所有端点的时钟网络(包括时钟网络中缓冲器的插入位置和大小选择，TSV的插入位置，具体走线信息以及相应的延迟，延迟偏差，转换率等)。目前3D CTS方法主要包括3D时钟树拓扑结构产生和插入buffer、TSV及布线两大步骤。在第一阶段，首先在满足区域内TSV数量的约束下将此区域内不同层上的时钟端点映射到一层，然后根据两点之间的距离优先级顺序依次配对。如果配对的两点不在一层上就标识出需要在两点之间插入TSV，然后利用合并线段产生父亲节点的方式(DME)自底向上产生拓扑结构，在文献 A. B. K. D. J.-H. Huang and C. _W. A. Tsao, “On thebounded-skew clock and steiner rout ing problems,，，in DAC, 1995，pp. 508-513 中对DME方法有详尽的描述。在第二阶段，利用已经确定的3D时钟树拓扑结构自上而下的方式确定中间节点的位置、选择合适的buffer以及插入TSV等,文献X. Zhao, J. Minz, andS. K. Lim, “Low-power and reliable clock network design for through-siliconvia (tsv) based 3d ics,，，Components, Packaging and Manufacturing Technology, IEEETransactions on, vol. I, no. 2, pp. 247 - 259, 2011.讲述了目前 3D CTS 的主要方法。现有研究方法存在两点不足阻碍着3D CTS的实际应用(1)未考虑TSV的分布特点，使得TSV的密度分布不均；(2) TSV引入的延迟和TSV间的互耦效应对整个时钟网络的影响未考虑。对于第一点不足，未考虑两TSV之间最小距离的约束会使得现有设计不满足制造和可靠性要求。图I所示为ISro 2010年竞赛所使用的benchmark，具备目前CPU时钟端点的布局特点(时钟端点密度呈块状疏密分布)。那么此种情况下使用3D堆叠时有可能使得在某一垂直区域内，多层具备时钟端点比较密集的区域堆叠一起，按照传统的3D CTS方法将导致在此区域内TSV的过度集中分布，而时钟端点分布较疏密区域插入TSV较少。另外，根据CEA-LETI公司、De Savoie大学和STM微电子公司联合的研究报告表明TSV与MOSFET之间距离需要大于5um，从而避免TSV的插入对逻辑器件带来的影响，如图2所示。因此，两个TSV之间需要满足最小距离约束条件才能满足制造和可靠性要求。对于第二点不足，在寻找最优配对时未考虑TSV的延迟影响，会使得配对的两点并非在时序上最近。根据目前主流TSV模型參数(直径是4um，TSV电容为28ff，电阻是 0. 053 Q )推算，此TSV的延迟将接近于一段长约Sum的互连线延迟(互连线单位电阻是0. lQ/um及0. 2fF/um)。而且由于TSV尺寸不能随着特征尺寸成比例缩减，TSV产生的延迟占整个时钟树延迟的比重会越来越大。另外，由于TSV本身较大的尺寸，TSV间的耦合效应对整个时钟网络的影响将不容忽视。尤其是随着TSV的尺寸不能随着逻辑器件尺寸同比例縮小吋，TSV互耦的影响将会带来较大的逻辑延时、功耗以及时序错误。
技术实现思路
本专利技术g在至少在一定程度上解决上述技术问题之一或至少提供ー种有用的商业选择。为此，本专利技术的ー个目的在于提出ー种可以满足TSV在制造和可靠性下的密度分布要求的针对TSV互连的三维集成电路时钟拓扑结构产生方法。为实现上述目的，本专利技术的实施例提供一种针对TSV互联的三维集成电路时钟拓扑结构产生方法，包括如下步骤输入三维集成电路的时钟端点、时钟源、缓冲器库和TSV信息；对每ー层上的所述时钟端点采用归类算法圈出大密度区域，并对每层上圈出的所述大密度区域逐次地按照自底向上的方式建立子树；将所有层上未归类的所述时钟端点及各个归类区域已建立的时钟树根节点映射到2D平面上；利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离最近原则进行两两配对以生成父亲节点；以及判断是否还有未配对的所述节点，如果没有，则自上而下插入所述缓冲器库和所述TSV信息，以生成3D时钟树拓扑结构。根据本专利技术实施例的针对TSV互联的三维集成电路时钟拓扑结构产生方法，具有以下优点(I)基于时钟端点密度的归类算法保障了 TSV的均匀分布，并且避免了 TSV过密的插入从而在一定层度上増加了可制造性及可靠性。(2)本专利技术提出的TSV等效线长的概念有助于建立最优化的时钟树网络，并且在增加有限线长的情况下(约7. 2%)能够使得TSV的数量减少多达44. 8%。(3)本专利技术为设计者提供了一种在TSV数量和总互连线线长折中的设计方案。本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。 附图说明本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图I为传统的CPU时钟端点的分布特点图；图2为3D时钟树结构及缺陷引入示意图；图3为根据本专利技术实施例的针对TSV互联的三维集成电路时钟拓扑结构产生方法的流程图；图4为根据本专利技术实施例的基于密度的简化归类算法流程图；图5为根据本专利技术实施例的基于密度的简化归类算法例子说明图；图6 (a)和图6 (b)为根据本专利技术实施例的对归类的大密度区进行建树的例子说明图；图I为根据本专利技术实施例的建立整个3D时钟树拓扑结构流程图；图8为根据本专利技术实施例的归类算法对于TSV密度分布的影响；图9为根据本专利技术本文档来自技高网...
【技术保护点】
一种针对TSV互连的三维集成电路时钟拓扑结构产生方法，包括如下步骤：输入三维集成电路的时钟端点、时钟源、缓冲器库和穿透硅通孔TSV信息；对每一层上的所述时钟端点采用归类算法圈出大密度区域，并对每层上圈出的所述大密度区域逐次地按照自底向上的方式建立子树；将所有层上未归类的所述时钟端点及各个归类区域已建立的时钟树根节点映射到2D平面上；利用筒分解建立最近邻居图的方法寻找每个节点的最近邻居点，根据距离最近原则进行两两配对以生成父亲节点；以及判断是否还有未配对的所述节点，如果没有，则自上而下插入所述缓冲器库和所述TSV信息，以生成3D时钟树拓扑结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘武龙，杜海潇，汪玉，杨华中，权进国，
申请(专利权)人：清华大学，
类型：发明
国别省市：
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