【技术实现步骤摘要】
本专利技术涉及ASIC设计领域，更具体而言，涉及在ASIC设计过程中评估时钟偏移的方法和装置。
技术介绍
在典型的ASIC(Application-Specific Integrated Circuit,专用集成电路)设计过程中，设计人员首先根据芯片电路所需的功能将电路划分为多个功能块，并用各种逻辑单元来实现各个功能块。这样的逻辑单元可以是各种连接点、逻辑门、寄存器等等。一般地，各种逻辑单元之间的连接关系记录在网表文件中。根据网表的记录，设计人员可以对各个逻辑单元进行初步的物理布局。从时序角度来说，网表中记录的逻辑单元包括组合逻辑单元和时序逻辑单元，其中组合逻辑单元，例如各种逻辑门，其操作状态仅与当时的输入变量的状态有关，而与历史状态和时序无关；而时序逻辑单元，例如寄存器、锁存器，需要依赖于时钟周期来维持和记录之前的状态。相应地，时序逻辑单元具有时钟针脚，来接收时钟输入。为了使得各个时序逻辑单元获得其需要的时钟输入，需要为时序逻辑单元设计时钟树，以示出从原始时钟源到目标时序逻辑单元的路径。一般地，时钟树包含作为时钟倍频器的锁相环PLL和用于驱动时序逻辑单元的缓冲...
【技术保护点】
一种用于评估时钟偏移的方法，包括：获取电路中各个时钟树对应的基本时钟偏移；判断电路中的第一单元和第二单元是否位于同一时钟域中；响应于第一单元和第二单元位于不同时钟域，将第一单元和第二单元之间的时钟偏移评估为，第一单元和第二单元分别对应的时钟树的基本时钟偏移中较大的一个；响应于第一单元和第二单元位于同一时钟域，进一步判断第一单元和第二单元是否位于同一电路层级逻辑块中；响应于第一单元和第二单元位于不同层级逻辑块，将第一单元和第二单元之间的时钟偏移评估为，第一单元和第二单元所在的时钟树的基本时钟偏移加上由不同层级逻辑块引起的时钟偏移。
【技术特征摘要】
【专利技术属性】
技术研发人员：李恭琼，戴红卫，谈珺，牛佳，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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