【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置。
技术介绍
PLD (Programmable Logic Device,可编程逻辑器件)广为人知。PLD为可对所构成的逻辑电路进行变更的半导体装置，并具有多个逻辑部件以及多个连接部件。逻辑部件作为组合电路或顺序电路工作。逻辑部件例如为由构成真值表的多个存储元件构成的存储元件块。多个存储元件例如为SRAM (Static Random AccessMemory,静态随机存取存储器)。连接部件对逻辑部件间的连接进行切换。连接部件例如为晶体管开关元件。因此， PLD例如对SRAM进行改写，并通过开关元件的导通/截止对所构成的逻辑电路进行改写。使存储元件块作为连接部件工作的半导体装置已被公开。现有技术文献专利文献专利文献I日本特开2003—224468号公报专利文献2日本特开2003—149300号公报·专利文献3国际公开第07/060763号小册子专利文献4国际公开第09/001426号小册子专利文献5国际公开第07/060738号小册子专利文献6日本特开2009—194676号公报
技术实现思路
专利技术要解决的课题在使存储元件块作为连接部件...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.06.24 JP 2010-144237;2010.06.24 JP 2010-144231.一种半导体装置，其特征在于，包括N (N为2以上的整数)根地址线、N根数据线和多个存储部，各存储部具有地址译码器和多个存储元件，该地址译码器对从所述N根地址线输入的地址进行译码并向字线输出字选择信号，该多个存储元件与所述字线和数据线连接，分别存储构成真值表的数据，并根据从所述字线输入的所述字选择信号，向所述数据线输出所述数据或从所述数据线输入所述数据，所述存储部的N根地址线分别与所述存储部的其他N个存储部的数据线连接，并且所述存储部的N根数据线分别与所述存储部的其他N个存储部的地址线连接。2.根据权利要求I所述的半导体装置，其中，所述N根地址线和所述N根数据线分别通过I根地址线和I根数据线形成一对。3.根据权利要求I或2所述的半导体装置，其中，还具有对所述多个存储部进行选择的存储部译码器。4.根据权利要求I 3的任一项所述的半导体装置，其中，具有顺序电路，所述多个存储部将所述N根数据线中的至少I根数据线与所述顺序电路的信号输入线连接，并将所述N根地址线中的至少I根地址线与所述顺序电路的信号输出线连接。5.根据权利要求I 4的任一项所述的半导体装置，其中，所述N为6 8的整数。6.根据权利要求I 5的任一项所述的半导体装置，其中，所述多个存储部将所述N根数据线中的6根数据线分别与相邻的其他6个存储部的I 根数据线连接，并将所述N根地址线中的6根地址线分别与所述相邻的其他6个存储部的 I根数据线连接。7.根据权利要求I 6的任一项所述的半导体装置，其中，所述地址译码器分为行译码器和列译码器，所述行译码器对从M (M为5以下的整数，L为N — 5的整数)根地址线输入的地址进行译码，并向所述字线输出字选择信号，所述列译码器对从L根地址线输入的地址进行译码，并输出对从所述多个存储元件输出的N根数据线进行选择的数据选择信号。8.根据权利要求I 7的任一项所述的半导体装置，其中，与所述多个存储部中的至少I个存储部相邻的其他N个存储部中的2个存储部自所述至少I个存储部，沿着第一方向隔开第一距离而配置，所述相邻的其他N个存储部中的2个存储部自所述至少I个存储部，沿着与所述第一方向交差的第二方向隔开第二距离而配置，所述相邻的其他N个存储部中的2个存储部自所述至少I个存储部，沿着与所述第一方向和所述第二方向交差的第三方向隔开第三距离而配置，所述第一 第三距离以第一距离、第二距离、第三距离的顺序变长。9.根据权利要求I 8的任一项所述的半导体装置，其中，所述第一方向与所述第二方向彼此正交。10.根据权利要求I 9的任一项所述的半导体装置，其中，所述多个存储部的至少I个存储部将I根地址线与相邻的其他存储部以外的存储部的数据线连接。11.根据权利要求6 10的任一项所述的半导体装置，其中，所述多个存储部的任一个自所述多个存储部中的至少I个存储部，沿着所述第一 第三方向的任一方向配置，所述多个存储部的至少I个存储部将I根地址线连接到配置于所述第一 第三距离的任一个的5倍的位置上的存储部的数据线。12.根据权利要求I 11的任一项所述的半导体装置，其中，所述多个存储部被作为可重构的逻辑部件以及/或连接部件来使用。13.根据权利要求I 12的任一项所述的半导体装置，其中，还具有与存储构成所述真值表的数据的存储装置连接的输入输出部。14.根据权利要求13所述的半导体装置，其中，还具有存储构成所述真值表的数据的存储装置。15.根据权利要求I 14的任一项所述的半导体装置，其中，物理布线层数为4层以下。16.一种半导体装置，其特征在于，包括分别具有多个存储部的第一以及第二逻辑部，各存储部具有地址译码器和多个存储元件，该地址译码器对从第一地址线输入的存储动作用地址或从第二地址线输入的逻辑动作用地址进行译码，并向字线输出字选择信号，该多个存储元件与所述字线和数据线连接， 分别存储构成对逻辑动作或连接关系进行规定的真值表的数据，并根据从所述字线输入的所述字选择信号与输入输出所述数据的数据线连接；和运算处理部，该运算处理部具有与所述第一逻辑部所具有的存储部的第一地址线及数据线连接的第一输入输出部；与所述第二逻辑部所具有的存储部的第二地址线及数据线连接的第二输入输出部；以及对所述第一输入输出部进行输出存储动作用地址以及数据的控制，并对所述第二输入输出部进行输出逻辑动作用地址且接收数据的控制的控制部。17.根据权利要求16所述的半导体装置，其中，包含于第一逻辑部或第二逻辑部的所述存储部的逻辑动作用地址线分别与所述存储部的其他存储部的数据线连接，并且所述存储部的数据线分别与所述存储部的其他存储部的逻辑动作用地址线连接。18.根据权利要求16或17所述的半导体装置，其中，包含于所述第一逻辑部以及所述第二逻辑部的所述多个存储部是可重构的。19.根据权利要求16 18的任一项所述的半导体装置，其中，所述第一逻辑部以及所述第二逻辑部分别具有对所述多个存储部进行选择的存储部译码器。20.根据权利要求16 19的任一项所述的半导体装置，其中，还具有与存储构成所述真值表的数据的存储装置连接的输入输出部。21.根据权利要求16 20的任一项所述的半导体装置，其中，还具有存储构成所述真值表的数据的存储装置。22.根据权利要求16 21的任一项所述的半导体装置，其中，物理布线层数为4层以下。23.根据权利要求16 22的任一项所述的半导体装置，其中，所述第一逻辑部所具有的所述存储部的数量与所述第二逻辑部所具有的所述存储部的数量是相同的。24.根据权利要求16 23的任一项所述的半导体装置，其中，所述地...
【专利技术属性】
技术研发人员：石黑隆，佐藤正幸，弘中哲夫，稻木雅人，岛崎等，
申请(专利权)人：太阳诱电株式会社，
类型：
国别省市：
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