具有软错误翻转免疫性的存储器元件制造技术

本发明专利技术提供了带有存储器单元的集成电路。存储器单元可以具有连接成环形配置的四个类似反相器电路和四个相应的存储节点。四个类似反相器电路可以形成该存储器单元的存储部分。在上拉和下拉路径中，某些类似反相器电路可以具有三态晶体管。该三态晶体管可以由地址信号控制。地址和存取晶体管可以耦合在某些存储节点和数据线之间。该地址和存取晶体管可以用来读取和写入存储器单元。在写操作期间，可以使地址信号有效以关断三态晶体管和消除单元的竞争电流。在读和正常操作期间，可以使该地址信号无效以允许该类似反相器电路保持所述单元的当前状态同时提供软错误翻转免疫性。

【技术实现步骤摘要】
【国外来华专利技术】
本申请要求2010年4月2日提交的美国专利申请12/753809的优先权和益处。
技术介绍
集成电路经常包含易失性存储器元件。典型的易失性存储器元件基于交叉耦合的反相器(锁存器)。只有在集成电路上电时，易失性存储器元件才保持数据。在电力损失的情况下，易失性存储器元件中的数据会丢失。尽管非易失性存储器元件(比如基于电可擦除可编程只读存储器技术的存储器元件)不会以这种方式遭受数据丢失，但是将非易失性存储器元件制作为给定集成电路的部件经常是不期望的或不可行的。结果是，经常使用易失性存储器元件。比如，静态随机存取存储器(SRAM)芯片包含SRAM单元，其为一种类型的易失性存储器元件。易失性存储器元件还用于可编程逻辑器件集成电路。 易失性存储器元件会遭受公知为软错误翻转的现象。软错误翻转事件由嵌入在集成电路及其封装内的宇宙射线和放射性杂质引起。宇宙射线和放射性杂质生成高能量原子粒子，比如中子和阿尔法粒子。存储器元件包含由图案化的硅衬底形成的晶体管和其他组件。当原子粒子撞击存储器元件中的硅时，生成电子空穴对。电子空穴对产生可以使得存储器元件中充电的节点放电和存储器元件的状态翻转的传导路径。如果，比如，“I”存储在存储器元件中，则软错误翻转事件可以使得“ I ”变成“O ”。集成电路中的翻转事件会损坏存储器元件中存储的数据，并可以对系统性能具有严重的影响。在某些系统应用中，比如电信设备的远程安装中，修理故障设备是极其困难的。除非集成电路显示出对软错误翻转事件的良好的免疫性，否则其将不适合这些类型的应用。
技术实现思路
本专利技术提供具有存储器单元的集成电路。集成电路可以包括控制存储器单元阵列的控制电路。控制电路可以包括例如寻址电路、数据寄存器电路和读/与电路等电路。存储器单元阵列可以包括以行和列布置的存储器单元组。每个存储器单元可以具有包括第一、第二、第三和第四类似反相器电路的存储部分。第一和第三类似反相器电路可以各自具有耦合在正极电源线和接地电源线之间的η沟道晶体管和P沟道晶体管。第一和第三类似反相器电路可以具有分别位于第一和第三类似反相器电路的η沟道和P沟道晶体管的漏极端子处的第一和第三存储节点。第二和第四类似反相器电路可以分别具有耦合在正极电源线和接地电源线之间的第一和第二 P沟道晶体管以及第一和第二 η沟道晶体管。第二类似反相器电路的第一和第二 P沟道晶体管可以串联连接，而第二类似反相器电路的第一和第二 η沟道晶体管可以串联连接。第四类似反相器电路的第一和第二 P沟道晶体管可以串联连接，而第四类似反相器电路的第一和第二η沟道晶体管可以串联连接。第二和第四类似反相器电路可以分别具有位于第一 P沟道和第一 η沟道晶体管的漏极端子处的第二和第四存储节点。如果需要，多于或少于四个类似反相器电路可以用来形成存储器单元的部分。第一和第三类似反相器电路的P沟道晶体管可以具有分别连接到第四和第二存储节点的栅极端子。第一和第三类似反相器电路的η沟道晶体管可以具有分别连接到第二和第四存储节点的栅极端子。第二和第四类似反相器电路的第一 P沟道晶体管可以具有分别连接到第一和第三存储节点的栅极端子。第二和第四类似反相器电路的第一η沟道晶体管可以具有分别连接到第三和第一存储节点的栅极端子。第二和第四类似反相器电路的第二P沟道晶体管可以具有由真实地址信号控制的栅极端子。第二和第四类似反相器电路的第二η沟道晶体管可以具有由互补地址信号(即所述真实地址信号的反相版)控制的栅极端子。带有使用这种类型的布置连接的存储电路部分的存储器单元可以显示出软错误翻转免疫性。在一种合适的布置中，两个地址晶体管可以耦合在第三存储节点和数据线之间。两个地址晶体管可以包括η沟道地址晶体管和P沟道地址晶体管。η沟道和P沟道存 取晶体管可以具有分别由真实和互补地址信号控制的栅极端子。两个读/写存取晶体管可以耦合在第二存储节点和数据线之间。两个存取晶体管可以包括η沟道和P沟道读/写晶体管。η沟道和P沟道读/写晶体管可以具有分别由真实和互补读/写使能信号控制的栅极端子。如果需要，地址和存取晶体管可以连接到任意数目的存储节点。可以使用任意数目的地址晶体管对存储器单元进行写入。可以使用任意数目的存取晶体管对存储器单元进行读或写。如果需要，读缓冲器电路可以用来提供加强的读稳定性。读缓冲器电路可以具有读晶体管，该读晶体管具有连接到内部存储节点之一的栅极端子。使用这种途径连接的读缓冲器电路不会在读操作期间提供任何读干扰(比如，在内部节点处不存在电压升高)。数据可以被写入存储器单元或从存储器单元读取。在写操作期间，可以使地址信号有效以关断第二和第四类似反相器电路中的第二 η沟道和P沟道晶体管，从而将第二和第四类似反相器电路置为三态模式。在读期间停用这些晶体管可以消除任意竞争电流，并且可以允许地址和存取晶体管具有最小尺寸，并且仍能够对存储器单元进行写入。在读操作期间，可以使地址信号无效，从而允许第四类似反相器电路正常运转以保持其当前状态。在读操作期间可以使能读存取晶体管以根据存储的比特值来对数据线充电或放电。根据附图和以下具体实施方式将更清楚本专利技术的进一步的特征、其性质和各种优点。附图说明图I示出根据本专利技术一个实施例的说明性的存储器元件阵列的图示。图2示出根据本专利技术的一个实施例的带有两个传输门的说明性存储器单元的电路图。图3示出根据本专利技术的一个实施例的说明存储器单元写操作的时序图。图4示出根据本专利技术的一个实施例的说明存储器单元读操作的时序图。图5示出根据本专利技术的一个实施例的带有P沟道地址晶体管和P沟道读/写存取晶体管的说明性存储器单元的电路图。图6示出根据本专利技术的一个实施例的带有η沟道地址晶体管和η沟道读/写存取晶体管的说明性存储器单元的电路图。图7示出根据本专利技术的一个实施例的带有P沟道地址晶体管和η沟道读/写存取晶体管的说明性存储器单元的电路图。图8示出根据本专利技术的一个实施例的带有两个写传输门和读晶体管的说明性存储器单元的电路图。图9示出根据本专利技术的一个实施例的带有地址传输门和η沟道读/写存取晶体管的说明性的存储器元件的电路图。图10示出根据本专利技术的一个实施例的带有两个写传输门和读缓冲器电路的说明性的存储器元件的电路图。 图11示出根据本专利技术的一个实施例的将数据写入存储器单元的说明性步骤的流程图。图12示出根据本专利技术的一个实施例的从存储器单元读数据的说明性步骤的流程图。具体实施例方式本专利技术涉及抵抗软错误翻转事件的集成电路存储器元件和使用这种存储器元件的方法。该存储器元件，有时被称作单元，可以包含任何合适数目的晶体管。存储器元件可以用于使用存储器的任何合适的集成电路中。这些集成电路可以是存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、可编程集成电路或任何其他合适的集成电路，所述可编程集成电路比如可编程逻辑器件集成电路，其中存储器元件用于配置存储器。在比如存储器芯片的集成电路或需要存储器来存储处理数据的其他电路中，存储器元件可以用来实现静态随机存取存储器(RAM)单元的功能并且有时被称作SRAM单元。在可编程逻辑器件集成电路的情况下，存储器元件可用来存储配置数据，并且因此有时在这种情况下被称作配置随机存取存储器(CRAM)单元。图I示出了可本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：T·H·怀特，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：