一种余量增益电路制造技术

一种余量增益电路，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。由于运放单元包括第一运算放大器和第二运算放大器，可以消除余量增益电路存在的记忆效应和相邻两级余量增益电路之间的串扰。

【技术实现步骤摘要】
本专利技术涉及集成电路
，具体涉及用于流水线模数转换器(PipelinedADC)中的一种电流复用的余量增益电路。
技术介绍
ADC的作用是将模拟信号转换成数字信号，在大量电子产品和设备中，其已经成为不可或缺的一部分。在众多的ADC结构中，流水线模数转换器相比其他结构的ADC在高转换速率、高分辨率、低功耗上具有更好的折中关系，随着便携式多媒体影音设备和无线通信系统的迅速发展，研究低功耗的高转换速率的流水线模数转换器具有重要的意义。余量增益电路，是Pipelined ADC的重要组成部分，其功耗在很大程度上决定着Pipelined ADC的功耗,所以要降低Pipelined ADC的功耗,首当其冲要考虑如何降低余量 增益电路的功耗。对于流水线ADC，其各级余量增益电路有采样和余量放大两个工作模式，当本级的余量增益电路处于采样模式或余量放大模式时，其下级的余量增益电路处于余量放大模式或采样模式，流水线ADC各级余量增益电路的采样模式和余量放大模式交替进行，受两相不交叠时钟的控制。各级余量增益电路中的运放只在余量放大模式下发挥着其作用，而在采样模式下运放处于复位状态并消耗着一定的功耗。为了充分利用运放在一个时钟周期内消耗的电流，现有的电路是在相邻两个余量增益电路之间时分复用一个运算放大器组成运放共享的余量增益电路，如图I所示，为现有的运放共享的余量增益电路的结构示意图；其中Φ1、Φ2为两相不交叠时钟，Φ1&为Φ1的提如关断时钟，Φ2&为Φ2的提如关断时钟，其时钟信号的时序关系如图2所不，为现有的运放共享的余量增益电路的各时钟信号时序关系示意图。在Φ1相，电容Csl、电容Cfl的下极板接输入信号I的正端Vinpl，Cs3、Cf3的下极板接输入信号I的负端Vinnl，电容Csl、电容Cf!、电容Cs3、电容Cf3的上极板接共模电压Vcm，可见，第i级余量增益电路对输入信号I进行采样。同时，电容Cs2的下极板接第i+Ι级子DAC的正端输出电压Vdacp2，电容Cs4的下极板接第i+Ι级子DAC的负端输出电压Vdacn2，电容Cs2、电容Cf2的上极板接运放的一个输入端ini，电容Cs4、电容Cf4的上极板接运放的另一个输入端in2，电容Cf2、电容Cf4的下极板分别接运放的两个输出端outl、out2,这时第i+1级余量增益电路处于余量放大模式。在Φ2相，电容Csl的下极板接第i级子DAC的正端输出电压Vdacpl，Cs3的下极板接第i级子DAC的负端输出电压Vdacnl，电容Csl、电容Cfl的上极板接运放的一个输入端inl，电容Cs3、电容Cf3的上极板接运放的另一个输入端in2，电容Cf!、电容Cf3的下极板分别接运放的两个输出端outl、out2，这时第i级余量增益电路处于余量放大模式，输出端outl、out2的电压信号分别送到第i+Ι级余量增益电路的输入端Vinp2、Vinn2作为其输入信号2。同时，电容Cs2、电容Cf2的下极板接输入信号2的正端Vinp2，电容Cs4、电容Cf4的下极板接输入信号2的负端Vinn2，电容Cs2、电容Cf2、电容Cs4、电容Cf4的上极板接共模电压Vcm，这时第i级余量增益电路对输入信号2进行采样。上述传统的运放共享的余量增益电路在时钟信号Φ1、Φ2、ΦΙβ, Φ2β的控制下交替进行，Ola、Φ2&是为了避免电容Csl、电容Cfl、电容Cs3、电容Cf3、电容Cs2、电容Cf2,电容Cs4、电容Cf4产生来自信号输入端Vinpl、Vinnl、Vinp2、Vinn2的电荷注入效应而采用的提前关断时钟。传统的运放共享的余量增益电路充分利用了运放在一个时钟周期里的电流，降低了 ADC的功耗，但是其存在以下问题 第一，运放在一个时钟周期里没有进行过复位，运放输入端的寄生电容会保存上一时钟相的信息，即所谓的记忆效应。对高速高精度ADC来说，运放具有大的增益和带宽，其输入管可以很大，这意味着运放输入端的寄生电容比较大，上一时钟相下残留的电荷会严重影响本时钟相下余量增益电路的建立精度，从而严重影响ADC的性能。 第二，由于共用一个运放，两级余量增益电路之间会产生互相串扰问题，从而影响ADC性能。如在Φ1相，当第i级余量增益电路处于采样模式时，第i+Ι级余量增益电路处于余量放大模式，这时Csl、Cfl、Cs3、Cf3采样的输入信号I会通过Φ2的开关的寄生电容而进入到运放的输入端inl和in2，从而影响第i+Ι级余量增益电路的精度，产生前后级余量增益电路的串扰问题，同样，在Φ2相时，会产生同样的问题。
技术实现思路
本专利技术为解决现有技术中余量增益电路存在记忆效应，两级余量增益电路之间会产生互相串扰的问题；从而提供了一种可以消除记忆效应和级间串扰的余量增益电路。为解决上述技术问题，本专利技术提供如下技术方案 一种余量增益电路，该电路由两相互不交叠的时钟控制，包括第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+Ι级余量增益电路，所述第i级余量增益电路和第i+Ι级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。与现有技术相比，本专利技术具有如下有益效果本专利技术提供的一种余量增益电路，由于运放单元包括第一运算放大器和第二运算放大器，可以消除余量增益电路存在记忆效应和两级余量增益电路之间产生的互相串扰。附图说明图I是现有技术的运放共享的余量增益电路的结构示意图。图2是现有技术的运放共享的余量增益电路的各时钟信号时序关系示意图。图3是本专利技术实施例余量增益电路原理框图。图4是本专利技术实施例余量增益电路原理图。图5是本专利技术实施例第i级余量增益电路在Φ I相的工作状态示意图。图6是本专利技术实施例第i+Ι级余量增益电路在Φ I相的工作状态示意图。图7是本专利技术实施例第i级余量增益电路在Φ2相的工作状态示意图。图8是本专利技术实施例第i+Ι级余量增益电路在Φ2相的工作状态示意图。图9是本专利技术实施例开关电容共模反馈单元在Φ I相的工作状态示意图。图10是本专利技术实施例开关电容共模反馈单元在Φ2相的工作状态示意图。图11是本专利技术实施例运放单元电路原理图。图12是本专利技术实施例两相不交叠时钟波形图。具体实施例方式为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。 图3是本专利技术实施例余量增益电路原理框图；公开了一种余量增益电路，该电路由两相互不交叠的时钟控制，包括第一差分开关电容单元I、第二差分开关电容单元2、运放单元3和开关电容共模反馈单元4 ;其中运放单元3包括第一运算放大器31和第二运算放大器32，所述第一运算放大器31和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器32和第二差分开关电容单元构成第i+Ι级余量增益电路，所述第i级余量增益电路和第i+Ι级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单本文档来自技高网...

【技术保护点】
一种余量增益电路，其特征在于，该电路由两相互不交叠的时钟控制，包括：第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+1级余量增益电路，所述第i级余量增益电路和第i+1级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。

【技术特征摘要】
1.一种余量增益电路，其特征在于，该电路由两相互不交叠的时钟控制，包括第一差分开关电容单元、第二差分开关电容单元、运放单元和开关电容共模反馈单元；其中运放单元包括第一运算放大器和第二运算放大器，所述第一运算放大器和第一差分开关电容单元构成第i级余量增益电路，第二运算放大器和第二差分开关电容单元构成第i+ι级余量增益电路，所述第i级余量增益电路和第i+ι级余量增益电路交替进行采样保持和余差放大；所述开关电容共模反馈单元用于稳定运放单元输出共模电压，其中i为自然数。2.根据权利要求I所述的余量增益电路，其特征在于，所述两相时钟依次为Φ1和Φ2，在Φ1相，所述第i级余量增益电路进行采样，所述第i+Ι级余量增益电路进行余差放大；在Φ2相，所述第i级余量增益电路进行余差放大，所述第i+Ι级余量增益电路进行采样。3.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Csl、电容Cf!、电容Cs3和电容Cf3 ;在Φ I相，所述第i级余量增益电路进行采样，所述电容Csl和电容Cfl并联后的下极板连接上一级余量增益电路的正输出端，电容Csl和电容Cfl并联后的上极板连接共模电压；电容Cs3和电容Cf 3并联后的下极板连接上一级余量增益电路的负输出端，电容Cs3和电容Cf3并联后的上极板连接共模电压； 所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4 ;在Φ I相，所述第i+Ι级余量增益电路进行余差放大，电容Cs2的下极板连接第i+Ι级子DAC的正输出端，电容Cs2的上极板连接第二运算放大器的第一输入端，电容Cf2的上极板连接第二运算放大器的第一输入端，电容Cf2的下极板连接运放单元的第一输出端；电容Cs4的下极板连接第i+Ι级子DAC的负输出端，电容Cs4的上极板连接第二运算放大器的第二输入端，电容Cf4的上极板连接第二运算放大器的第二输入端，电容Cf4的下极板连接运放单元的第二输出端。4.根据权利要求2所述的余量增益电路，其特征在于，所述第一差分开关电容单元包括电容Csl、电容Cf!、电容Cs3和电容Cf3 ;在Φ2相，所述第i级余量增益电路进行余差放大，电容Csl的下极板连接第i级子DAC的正输出端，电容Csl的上极板连接第一运算放大器的第一输入端，电容Cfl的上极板连接第一运算放大器的第一输入端，电容Cfl的下极板连接运放单元的第一输出端；电容Cs3的下极板连接第i级子DAC的负输出端，电容Cs3的上极板连接第一运算放大器的第二输入端，电容Cf3的上极板连接第一运算放大器的第二输入端，电容Cf3的下极板连接运放单元的第二输出端； 所述第二差分开关电容单元包括电容Cs2、电容C2、电容Cs4和电容Cf4 ;在...

【专利技术属性】
技术研发人员：杨旭刚，郭先清，傅璟军，胡文阁，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：