一种用于产生输出时钟信号的时钟生成电路包含有脉冲发生器、延迟信号产生模块以及时钟发生器。该脉冲发生器用来产生第一脉冲信号；该延迟信号产生模块耦接于该脉冲发生器，且用来接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；该时钟发生器耦接于该脉冲发生器与该延迟信号产生模块，并依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。
【技术实现步骤摘要】
本专利技术涉及一种时钟生成电路，尤其涉及一种可以产生特定工作周期并调整输出频率的时钟生成电路及相关方法。
技术介绍
传统上，倍频电路通常通过锁相回路(Phase Locked Loop, PU)来实现,然而,利用锁相回路来实现的倍频电路会有以下三个缺点第一，锁相回路对于噪声比较敏感，亦即，其稳定度会比较差；第二，锁相回路的闭回路参数需要仔细设计以使得锁相回路可以稳定操作；第三，锁相回路需要经过许多的时钟周期后才会进入稳定状态。如上所述，利用锁相回路来实现的倍频电路在设计上的复杂度会比较高，且所达到的效果也并不稳定。
技术实现思路
因此，本专利技术的目的之一在于提供一种时钟生成电路及相关方法，其具有较佳的抗噪声能力、稳定度，且可以快速地输出所需的时钟信号，以解决上述问题。依据本专利技术实施例，一种用于产生输出时钟信号的时钟生成电路包含有脉冲发生器、延迟信号产生模块以及时钟发生器。该脉冲发生器用来产生第一脉冲信号；该延迟信号产生模块耦接于该脉冲发生器，且用来接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；该时钟发生器耦接于该脉冲发生器与该延迟信号产生模块，并依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。依据本专利技术另一实施例，一种用于产生输出时钟信号的时钟产生方法包含有产生第一脉冲信号；接收该第一脉冲信号并产生多个第二脉冲信号，其中该多个第二脉冲信号与该第一脉冲信号之间分别具有不同的延迟量；以及依据该第一脉冲信号与该多个第二脉冲信号以产生该输出时钟信号。附图说明图I为依据本专利技术实施例的时钟生成电路的示意图；图2为依据本专利技术实施例的延迟信号产生模块的示意图；图3为依据本专利技术实施例的时钟发生器的示意图；以及图4为图I至图3所示的各信号的时序图。主要元件符号说明100时钟生成电路110脉冲发生器120延迟信号产生模块130时钟发生器210_1 210_K操作单元212、222、232延迟单元214、216、318与非门220,230延迟通道310逻辑门群组312反向器 314、316缓冲器320除频器具体实施例方式请参考图1，图I为依据本专利技术实施例的时钟生成电路100的示意图。如图I所示，时钟生成电路100用来调整输入时钟信号CLK_IN的时钟以及工作周期(duty cycle)以产生输出时钟信号CLK_0UT，且时钟生成电路100包含有脉冲发生器110、延迟信号产生模块120以及时钟发生器130。在时钟生成电路100的操作上，首先，脉冲发生器110接收输入时钟信号CLK_IN并产生具有相同频率的第一脉冲信号P_in ;接着，延迟信号产生模块120接收第一脉冲信号P_in并产生M个第二脉冲信号P_1 P_M，其中M个第二脉冲信号P_1 P_M与第一脉冲信号P_in之间分别具有不同的延迟量，举例来说，在本专利技术实施例中，M个第二脉冲信号中第N个第二脉冲信号P_N与第一脉冲信号？_111之间的延迟量为(N/(M+1)) *T，其中T为第一脉冲信号P_in的周期，亦即第二脉冲信号P_1与第一脉冲信号P_in之间的延迟量为(1/(M+1)) *T、第二脉冲信号P_2与第一脉冲信号？_化之间的延迟量为(2/m)) .T、...以此类推。最后，时钟发生器130依据第一脉冲信号P_in与M个第二脉冲信号P_1 P_M以产生输出时钟信号CLK_0UT。以下，举例详细说明延迟信号产生模块120与时钟发生器130的详细电路与操作，假设M = 2，亦即延迟信号产生模块120会产生两个第二脉冲信号P_l、P_2，则延迟信号产生模块120与时钟发生器130的电路架构可分别如图2、图3所示，且图4为相关信号的时序图。参见图2所示的延迟信号产生模块120，延迟信号产生模块120包含有K个串接的操作单元210_1 210_K，其中操作单元的数量K可以由设计者依据第一脉冲信号P_in的频率与延迟单元212的延迟量来决定。每一个操作单元210_1 210_K包含有三个延迟单元212、两个与非门214、216、以及两个延迟通道220、230，其中三个延迟单元212中第一个延迟单元用来接收第一脉冲信号P_in,延迟通道220包含有一个延迟单元222,且延迟通道230包含有2个延迟单元232。此外，在本实施例中，延迟单元212、222、232均具有相同的延迟量。此外，参见图3所示的时钟发生器130，时钟发生器130包含有逻辑门群组310以及除频器320 (在本实施例中，除频器320可以为D型正反器)，其中逻辑门群组310包含有反向器312、两个缓冲器314、316以及与非门318。在延迟信号产生模块120与时钟发生器130的操作上，延迟信号产生模块120接收第一脉冲信号P_in,并输出两个第二脉冲信号P_1、P_2,其中第二脉冲信号P_1与第一脉冲信号P_in之间的延迟量为(T/3)，而第二脉冲信号P_2与第一脉冲信号P_in之间的延迟量为(2T/3)。详细来说，请参考图2，延迟信号产生模块120中的延迟单元212的数量经过设计，以使得操作单元210_1 210_K中只会有特定操作单元的两个与非门214、216会输出低电压电平的脉冲(亦即两个与非门214、216中每一个与非门的两个输入端会同时具有逻辑“I”)。换句话说，会输出低电压电平脉冲的特定操作单元，其两个与非门214、216所接收到的两个信号分别为第一脉冲信号P_in以及经由多个延迟单元212延迟近一个周期的第一脉冲信号P_in。举例来说，假设第一脉冲信号P_in的周期为T，且每一个延迟单元212的延迟量为(T/9)，则第三个操作单元210_3会输出具有低电压电平的脉冲，而其它的操作单元则不会输出任何低电压电平的脉冲。上述特定操作单元中两个与非门214、216所输出脉冲的相位与第一脉冲信号P_in大致上相同。接着，两个与非门216、214所输出脉冲分别经由延迟通道220、230的延迟之后，分别产生两个第二脉冲信号？_11_2，其中由于延迟通道220中的延迟单元222的数量是延迟单元212数量的(1/3)，故第二脉冲信号？_1与第一脉冲信号？_化之间的延迟量会是(T/3);类似地，由于延迟通道230中的延迟单元232的数量是延迟单元212数量的(2/3)，故第二脉冲信号P_2与第一脉冲信号P_in之间的延迟量会是(2T/3)。 接着，时钟发生器130接收第一脉冲信号P_in与两个第二脉冲信号P_l、P_2,并据以产生第三时钟信号？_0机。参见图4，第三时钟信号P_out的频率为第一脉冲信号？_化的三倍。接着，除频器320对第三时钟信号P_out进行除频操作以产生输出时钟信号CLK_OUT，其中输出时钟信号CLK_0UT的频率为第一脉冲信号P_in的I. 5倍，且其工作周期为50%。如上所述，本专利技术的时钟生成电路100利用数字方式来产生输出时钟信号CLK_OUT,因此具有较佳的抗噪声能力，且本专利技术的时钟生成电路100并非为闭回路，因此具有较佳的稳定性。此外，由于时钟生成电路100不需要如锁相回路需要经过许多的时钟周期后才会进入锁定状态，因此可以快速地输出所需的时钟信号。此外，图2、3所示的延迟信号产生模块120与时钟发生器130针本文档来自技高网...
【技术保护点】
一种用于产生输出时钟信号的时钟生成电路，包含有：脉冲发生器，用来产生第一脉冲信号；延迟信号产生模块，耦接于所述脉冲发生器，用来接收所述第一脉冲信号并产生多个第二脉冲信号，其中所述多个第二脉冲信号与所述第一脉冲信号之间分别具有不同的延迟量；以及时钟发生器，耦接于所述脉冲发生器与所述延迟信号产生模块，并依据所述第一脉冲信号与所述多个第二脉冲信号以产生所述输出时钟信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：王佳祥，
申请(专利权)人：英属开曼群岛商恒景科技股份有限公司，
类型：发明
国别省市：
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