一种系统时钟的动态调整方法和电路技术方案

本发明专利技术公开了一种系统时钟的动态调整方法和电路，依据本发明专利技术，通过对锁相环配置寄存器配置操作的读取来关断锁相环时钟输出的方式，动态设置锁相环的配置值，由硬件自动完成锁相环的关断，相应地，通过计时控制，匹配锁相环模式变换的时间，开启锁相环时钟输出，从而，保证了锁相环时钟的完整性。这种时钟切换，由片上的硬件替换CPU来实现，既减轻了软件的负担和时序控制，提高了系统时钟的可靠性，也减轻了CPU的负担。

【技术实现步骤摘要】

本专利技术涉及一种系统时钟动态调整方法和电路,具体是涉及一种SoC (System onChip，片上系统)中系统时钟的动态调整方法和电路。
技术介绍
涉及到系统时钟的动态调整，不可避免的会使用一个概念，就是IP核(Intellectual Property core,知识产权核)。IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路-H-* I I 心/T O利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL(Very-High-Speed Integrated Circuit Hardware Description Language,超高速硬件描述语言，IEEE-1076，简称87版硬件描述语言)程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。再一类IP核称为本文档来自技高网...

【技术保护点】
一种系统时钟的动态调整电路，应用于SoC，其特征在于，包括：配置电路，控制锁相环的配置寄存器，以在该配置寄存器发生写操作时，产生一个标志信号；跨时钟域同步器，连接所述读电路，以把所述标志信号同步锁相环时钟域；门控电路，该门控电路的门极连接所述跨时钟域同步器，而主控输入端子连接锁相环时钟输出信号端；？控制计数器，连接在跨时钟域同步器或其前级电路，以在所述写操作对应的锁相环模式变换结束时，控制前级对应的标志信号的翻转。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙晓宁，陆崇心，张洪柳，刘大铕，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：