本发明专利技术适用于固态存储技术领域，提供了一种伴随式的计算方法及其装置，所述计算方法包括：将接收到的码字多项式对最小多项式进行求余运算；将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式；根据所述部分伴随式，计算所述伴随式中的剩下部分的伴随式。借此，本发明专利技术降低了伴随式计算的功耗，缩短伴随式的计算装置关键路径，使伴随式的计算装置能工作在高的频率下。
【技术实现步骤摘要】
本专利技术涉及固态存储
，尤其涉及一种伴随式的计算方法及其计算装置。
技术介绍
固态硬盘存储技术为现有技术中常用的存储技术。由于闪存要求纠错电路所具备的纠错能力越来越高，导致纠错电路的面积和功耗增加。随着固态硬盘的数据传输速度的提闻，要求纠错电路的速度提闻，提闻纠错电路工作频率是提闻纠错电路的一种方式。目前，纠错电路的伴随式计算电路中的求余数运算面积功耗大，且关键路径长，严重影响纠错电路的工作频率、面积和功耗。 现有的伴随式计算是把组成生成多项式的最小多项式的根代入接收到的码字多项式并计算出结果的过程，硬件实现时通常先将码字多项式对生成多项式求余数，然后把最小多项式的根代入到余数中。以纠错能力为60，有限域是GF(2~15)的BCH纠错电路为例，生成多项式的最高阶次是900，所使用的线性反馈移位寄存器的长度是900，因此，求余数运算的关键路径会比较长。而在代入根的运算中，需要拆分多个周期实现代入根的运算，否则也会因为关键路径太长而导致工作频率不高。综上可知，现有的伴随式计算技术在实际使用上，显然存在不便与缺陷，所以有必要加以改进。
技术实现思路
针对上述的缺陷，本专利技术的目的在于提供一种伴随式的计算方法及其装置，以降低伴随式计算的功耗，缩短伴随式的计算装置关键路径，使伴随式的计算装置能工作在高的频率下。为了实现上述专利技术目的，本专利技术提供了一种伴随式的计算方法，所述计算方法包括将接收到的码字多项式对最小多项式进行求余运算；将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式；根据所述部分伴随式，计算所述伴随式中的剩下部分的伴随式。根据所述的伴随式的计算方法，在所述将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式的步骤中，将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中序号为奇数的部分伴随式；在所述根据所述部分伴随式，计算所述伴随式中的剩下部分的伴随式的步骤中，根据所述序号为奇数的部分伴随式，计算所述伴随式中序号为偶数的部分伴随式。根据所述的伴随式的计算方法，所述计算伴随式中序号为奇数的部分伴随式通过线性反馈移位寄存器计算。根据所述的伴随式的计算方法，所述伴随式中序号为偶数的部分伴随式通过平方运算器计算。根据所述的伴随式的计算方法，在所述根据所述序号为奇数的部分伴随式，计算所述伴随式中序号为偶数的部分伴随式的步骤之后还包括根据所述序号为奇数的部分伴随式和序号为偶数的部分伴随式，计算关键方程系数的步骤。为了实现本专利技术的另一专利技术目的，本专利技术还提供了一种伴随式的计算装置，所述计算装置包括求余运算模块，用于将接收到的码字多项式对最小多项式进行求余运算；第一部分伴随式计算模块，用于将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式；第二部分伴随式计算模块，用于根据所述部分伴随式，计算所述伴随式中的剩下·部分的伴随式。根据所述的伴随式的计算装置，所述第一部分伴随式计算模块用于将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中序号为奇数的部分伴随式；所述第二部分伴随式计算模块用于根据所述序号为奇数的部分伴随式，计算所述伴随式中序号为偶数的部分伴随式。根据所述的伴随式的计算装置，所述求余运算模块为线性反馈移位寄存器。根据所述的伴随式的计算装置，所述第二部分伴随式计算模块为平方运算器。根据所述的伴随式的计算装置，所述计算装置还包括求解关键方程系数模块，用于根据所述序号为奇数的部分伴随式和序号为偶数的部分伴随式，计算关键方程系数。本专利技术通过将接收到的码字多项式对最小多项式求余，有效提高伴随式计算的工作频率；将接收到的码字多项式对最小多项式求余，并基于该余数计算伴随式，有效的降低伴随式计算的延迟；将接收到的码字多项式对最小多项式求余，并基于该余数计算部分伴随式，减少伴随式的计算，降低面积和功耗。进一步的，将接收到的码字多项式对最小多项式求余，并基于该余数计算部分伴随式，在求解关键方程系数时实时计算所需要的伴随式，有效的降低功耗。另外，在求解关键方程系数时使用实现有限域的平方运算的电路实时计算所需要的伴随式，所述的平方电路只有十几个门，更有效的降低面积和功耗。附图说明图I是本专利技术的第一实施例提供的伴随式的计算装置的结构示意图；图2是本专利技术的第三实施例提供的伴随式的计算装置的结构示意图；图3是本专利技术的一个施例提供的伴随式的计算装置的结构示意图；图4是本专利技术的一个实施例提供的伴随式的计算装置的求余数运算和代入根的乘法运算框图；图5是本专利技术的一个实施例提供的实现求余数运算的线性反馈移位寄存器电路图；图6是本专利技术一个实施例提供的伴随式平方运算结构；图7是本专利技术第五实施中提供的伴随式的计算方法流程图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。参见图1，本专利技术的第一实施例提供了一种伴随式的计算装置100，所述计算装置100包括求余运算模块10，用于将接收到的码字多项式对最小多项式进行求余运算；第一部分伴随式计算模块20，用于将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式；第二部分伴随式计算模块30，用于根据所述部分伴随式，计算所述伴随式中的剩下部分的伴随式。 在该实施例中，针对当前伴随式计算电路的面积功耗大、工作频率低的缺陷，提供了实现一种面积功耗优化的伴随式的计算装置100，能够有效的降低伴随式计算的功耗，且所实现的伴随式的计算装置100关键路径短，能够工作在高的频率下。具体的，求余运算模块10通过用接收端接收到的码字多项式对组成生成多项式的最小多项式求余数实现伴随式计算的求余运算，第一部分伴随式计算模块20再把生成多项式的根代入到余数中计算部分伴随式，第二部分伴随式计算模块30并在求解关键方程系数时计算另外一部分伴随式。由于伴随式的计算装置100中对最小多项式求余而不是对生成多项式求余数，其相应的关键路径短，延迟小，降低运算面积和功耗。在本专利技术的第二实施例中，第一部分伴随式计算模块20用于将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中序号为奇数的部分伴随式；第二部分伴随式计算模块30用于根据所述序号为奇数的部分伴随式，计算所述伴随式中序号为偶数的部分伴随式。所使用的线性反馈移位寄存器长度和生成多项式的阶次相关，关键路径短，延迟小，译码电路能够工作在高的频率。本装置的伴随式代入根的运算在一个周期内完成，延迟小。本装置在伴随式计算时只计算部分伴随式，而另外一部分伴随式通过平方器实时计算，减少伴随式计算的逻辑单元，降低面积和功耗。参见图2，在本专利技术的第三实施例中，伴随式的计算装置100还包括求解关键方程系数模块40，用于根据所述序号为奇数的部分伴随式和序号为偶数的部分伴随式，计算关键方程系数。参见图3是本专利技术一个实施例提供的伴随式的计算装置100的结构示意图，其中，求余运算模块10为线性反馈移位寄存器，第一部分伴随式计算模块20代入根计算伴随式模块20为第二部分伴随式计算模块30为平方运算器。为方便说明以纠错能力为60，有限域是GF(2~1本文档来自技高网...
【技术保护点】
一种伴随式的计算方法，其特征在于，所述计算方法包括：将接收到的码字多项式对最小多项式进行求余运算；将所述最小多项式的根代入到所述求余运算获得的余数中，计算伴随式中的部分伴随式；根据所述部分伴随式，计算所述伴随式中的剩下部分的伴随式。
【技术特征摘要】
【专利技术属性】
技术研发人员：莫海锋，朱丽娟，
申请(专利权)人：记忆科技深圳有限公司，
类型：发明
国别省市：
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