一种寄存器版图构造方法及系统技术方案

本发明专利技术适用于电子自动化设计领域，提供了一种寄存器版图构造方法及系统，所述方法包括下述步骤：根据用户输入的寄存器工艺和基本版图信息，加载对应的寄存器版图；自动识别所述寄存器版图的电源环所在层次以及电源环所在区域；为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA；在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图，实现了现有寄存器版图的自动优化，增强和优化了寄存器版图上的电源环，提高了寄存器版图的安全性、抗干扰能力和供电能力，简化了后续集成电路的布局布线工作。

【技术实现步骤摘要】

本专利技术属于电子自动化设计领域，尤其涉及一种寄存器版图构造方法及系统。
技术介绍
目前，在集成电路版图(Layout)设计过程中，通过采用第三方提供的编译寄存器(Complier Memory)来加快芯片的开发速度,使得深亚微米エ艺环境下，也能保证memory的性能，然而，现有第三方提供的Compiler Memory版图上电源环四边只用到ー层金属层(metal),在顶层(Top Level Cell View)也没有把电源环和数字引脚(digital Pin)提取出来，使得Memory无法得到有效的保护，容易受到周围模块噪声的影响，同时，也没有给Memory的供电情况预留足够的域度,不利于Memory的供电,导致后续集成电路的布局布线(Placement & Routine, P&R)工作过程复杂。
技术实现思路
本专利技术实施例的目的在于提供一种寄存器版图构造方法及系统，g在解决由于现有Compiler Memory版图上电源环四边只用ー层金属层,未将电源环和数字引脚(digitalPin)提取出来,导致后续集成电路的布局布线(Placement &Routine, P&R)工作过程复杂的问题。本专利技术实施例是这样实现的，一种寄存器版图构造方法，所述方法包括下述步骤根据用户输入的寄存器エ艺和基本版图信息，加载对应的寄存器版图；自动识别所述寄存器版图的电源环所在层次以及电源环所在区域；为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA ；在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图。本专利技术实施例的另一目的在于提供一种寄存器版图构造系统，所述系统包括版图加载単元，用于根据用户输入的寄存器エ艺和基本版图信息，加载对应的寄存器版图；电源环位置识别单元，用于自动识别所述寄存器版图的电源环所在层次以及电源环所在区域；电源环优化单元，用于为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA ；以及版图输出単元，用于在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图。本专利技术实施例在自动识别出寄存器版图的电源环所在层次以及电源环所在区域后，为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA，最后在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图，实现了现有寄存器版图的自动优化，增强和优化了寄存器版图上的电源环，提高了寄存器版图的安全性、抗干扰能力和供电能力，简化了后续集成电路布局布线工作。附图说明图I是本专利技术实施例一提供的寄存器版图构造方法的实现流程图；图2是本专利技术实施例ニ提供的寄存器版图构造方法的实现流程图；图3是本专利技术实施例三提供的寄存器版图构造系统的结构图；图4是本专利技术实施例四提供的寄存器版图构造系统的结构图； 图5是本专利技术实施例五提供的实施例三以及实施例四中电源环优化单元的结构图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进ー步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例在自动识别出寄存器版图的电源环所在层次以及电源环所在区域后，为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA，最后在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图，实现了现有寄存器版图的自动优化，增强和优化了寄存器版图上的电源环，提高了寄存器版图的安全性、抗干扰能力和供电能力，简化了后续集成电路布局布线工作。以下结合具体实施例对本专利技术的具体实现进行详细描述实施例一:图I示出了本专利技术实施一例提供的寄存器版图构造方法的实现流程，详述如下在步骤SlOl中，根据用户输入的寄存器エ艺和基本版图信息，加载对应的寄存器版图。在本专利技术实施例中，寄存器(Memory)的エ艺可以包括多种芯片的エ艺，例如(I)联合电子(UMC)的 0. 18um エ艺、0. 162um エ艺、0. 153um エ艺、0. 144um エ艺、0. 13um エ艺、0. Ilumエ艺、65nmエ艺、55nm工艺；(2)和舰电子(HJ)的0. 18umエ艺、0. 162umエ艺、0. 153um エ艺、0. 144um エ艺、0. 13um エ艺、0. Ilum エ艺；(3)中芯国际(SMIC)的 0. 18um エ艺、0. 162umエ艺、0. 153umエ艺、0. 144umエ艺、0. 13umエ艺、0. Ilumエ艺,等等,基本版图信息包括Memory所在函数库Library和元件Cell名等信息。在步骤S102中，自动识别寄存器版图的电源环所在层次以及电源环所在区域。在集成电路的版图中，版图是基于电子线路的、由多个图层的相应图形构成的，在本专利技术实施例中，根据输入的寄存器エ艺和基本版图信息，以及其中电源环的图形信息自动识别出寄存器版图中电源环所在的层次，以及电源环所在区域。在步骤S103中，为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA。在本专利技术实施例中，在识别电源环所在区域后，为电源环所在区域的接地端和电源端添加衬底接触和金属层，其中衬底接触是在衬底的基础上进行重參杂得到的，P衬底上是添加P+衬底接触，用于连接接地端，在N阱上添加的是N+衬底接触，用于连接电源端，金属层可以是铜、铝等金属，P衬底上添加的N阱与N+衬底接触连接，形成保护环，用于吸收噪声，提高寄存器的稳定性。 在步骤S104中，在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图。在本专利技术实施例中，通过获取电源环所在的版图层次上的坐标范围，切換到版图的顶层，计算出电源环所在的版图层次上的坐标范围在版图顶层的偏移量，最終获得电源环在版图顶层上的坐标范围，将电源环的金属层复制到版图顶层，从而在后续布局布线过程中减少数据量和提高效率，同时，识别出寄存器引脚的标签的坐标，以该坐标为基点，选取适当的坐标范围，用金属层拉伸到电源环的外面，在引出的寄存器引脚上加上VIA连接层，把所有金属层连接起来，使得外部信号线可以选择金属层的任意层之一，连接到该寄存 器的引脚上，从而增强了布线的灵活性和利用率。另外，还可以在寄存器的引脚上对各金属层进行标注，以便后面操纵时电子设计自动化(EDA)工具能识别出金属层。实施例ニ :图2示出了本专利技术实施ニ例提供的寄存器版图构造方法的实现流程，详述如下在步骤S201中，接收用户输入的基本版图信息，对用户输入的基本版图信息进行有效性验证。在本专利技术实施例中，接收到用户输入的基本版图信息后，还需要对该基本版图信息进行有效性验证，例如，当检测到寄存器元件(cell)名和输入的寄存器类型出现矛盾时，输出提示信息，返回输入界面，重新进行寄存器类型的输入选择，当输入坐标或电源环的宽度间距等不在规定的范围内时，输出对应的提示本文档来自技高网...

【技术保护点】
一种寄存器版图构造方法，其特征在于，所述方法包括下述步骤：根据用户输入的寄存器工艺和基本版图信息，加载对应的寄存器版图；自动识别所述寄存器版图的电源环所在层次以及电源环所在区域；为电源环所在区域的接地端和电源端添加衬底接触和金属层，并采用N阱对电源环的电源端进行隔离，为电源环添加接触孔Contact和导通孔VIA；在寄存器版图的顶层提取电源环和数字引脚，输出寄存器版图。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘振声，
申请(专利权)人：炬力集成电路设计有限公司，
类型：发明
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