提供一种实现了处理速度的高速化的中央运算处理装置以及微型计算机。在能够由该CPU(3)的控制电路(31)直接读取的内部存储器中设置有保存了程序数据的程序数据区(38)。程序数据由包含指令信息和为了执行该指令信息所需的操作数(补充信息)的多个指令构成。该程序数据区(38)中设置有多个被分配了地址的24位数据区域，在一个数据区域中保存有一个指令，在一个数据区域的开头保存有指令信息。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种中央运算处理装置以及微型计算机，特别是涉及一种内置了读入由包含指令信息和为了执行该指令信息所需的补充信息的多个指令构成的程序数据并执行的控制电路的中央运算处理装置以及具备该中央运算处理装置的微型计算机。
技术介绍
以往，作为上述微型计算机(以下μ COM)，例如已知图4所示的微型计算机。图4表示一般的8位微型计算机的结构内容。如该图所示，yCOM I具备外部存储器2，保存程序数据；以及中央运算处理装置(以下CPU) 3，依次读入构成程序数据的多个指令并执行。这些外部存储器2和CPU 3经由地址总线Ba、数据总线Bd以及控制信号线LI相互连接。 上述程序数据由多个指令构成。作为该指令，如图5所示，有仅由指令信息构成的I字节指令、由指令信息和为了执行该指令信息所需的一个操作数(=补充信息)构成的2字节指令、由指令信息和为了执行该指令信息所需的两个操作数构成的3字节指令等。这些指令信息和操作数分别是8位数据。如图4所示，上述外部存储器2中设置有多个从0000H号地址(日文番地)到FFFFH号地址为止的地址(address)被依次分配的8位的数据区域，在一个数据区域中分别保存有一个指令信息或一个操作数。上述I字节指令是从CPU 3的A寄存器33a向B寄存器33b复制数据等的能够通过一次(指令信息)的读出来执行的指令。上述2字节指令是将操作数的数据与CPU 3内的寄存器所保存的数据相加等的能够通过两次(指令信息和操作数)的读出来执行的指令。上述3字节指令是从由两个操作数指定的外部存储器2内的地址读取数据等的能够通过三次(指令信息、操作数、操作数)的读出来执行的指令。上述CPU 3具备进行指令的解析、与指令相应的运算等的控制电路31、IR寄存器32、寄存器组33、第一 LATCHI寄存器34、第二 LATCHI寄存器35、地址锁存器36以及程序计数器(以下PC)寄存器37，它们通过内部总线Bin进行连接。上述控制电路31管理CPU 3整体的控制，进行指令信息的解析、指令的执行等。上述IR寄存器32是保存上述指令信息的寄存器。上述寄存器组33由A寄存器33a、B寄存器33b、C寄存器33c、D寄存器33d、E寄存器33e、F寄存器33f、H寄存器33h、L寄存器331构成，是用于暂时存储控制电路31中的运算中途的数据等的寄存器。它们被称为通用寄存器。上述第一 LATCHI寄存器34是保存操作数所表示的地址的高8位的寄存器，第二LATCHI寄存器35是保存操作数所表示的地址的低8位的寄存器。地址锁存器36是用于指定输出到地址总线Ba的16位的外部存储器2的地址的寄存器。PC寄存器37是16位寄存器，该寄存器的内容输出到地址锁存器36而经由地址总线Ba输出到外部存储器2。保存在该PC寄存器37中的地址在CPU3每读入一次指令信息、操作数时增加I。也就是说，CPU 3 —个号地址一个号地址地依次读入指令信息、操作数。当CPU 3被复位时，PC寄存器37被复位为O，因此CPU 3必定从外部存储器2的OOOOH号地址开始进行读入。接着，参照图6 图9说明如图4所示那样在外部存储器2的0000H号地址至0002H号地址中保存有3字节指令的情况下的CPU 3的动作。首先，与电源接通相应地CPU3启动并执行初始化处理。在该初始化处理中，CPU 3内的控制电路31将PC寄存器37复位为0000H号地址。接着，如图6所示，控制电路31将保存在PC寄存器37中的地址(0000H号地址)输出到地址锁存器36。由此，经由地址总线Ba对外部存储器2输出0000H号地址的地址。接着，控制电路31经由控制信号线LI输出读信号。外部存储器2当被输入读信号时，从数据总线Bd输出保存在从地址总线Ba输入的0000H号地址中的数据。0000H号地址中保存有指令信息，因此经由数据总线Bd对CPU 3输出指令信息。CPU 3内的控制电路31将从数据总线Bd输出的指令信息保存到IR寄存器32 中。之后，控制电路31如图7所示那样将PC寄存器37增加I来设为0001H。另外，控制电路31解读保存在IR寄存器32中的指令信息，判断为指令信息是从由两个操作数指定的外部存储器2内的地址读入数据并保存到A寄存器33a中的指令。此外，指令有几百种以上，在此示出其中一个例子。接着，控制电路31将保存在PC寄存器37中的地址(0001H号地址)输出到地址锁存器36。由此，经由地址总线Ba对外部存储器2输出0001H号地址的地址。接着，控制电路31经由控制信号线LI输出读信号。外部存储器2当被输入读信号时，从数据总线Bd输出保存在从地址总线Ba输入的0001H号地址中的数据。0001H号地址中保存有操作数，因此经由数据总线Bd对CPU 3输出操作数。控制电路31将从数据总线Bd输出的操作数所表示的地址的低位保存到第二LATCHI寄存器35中。之后，控制电路31如图8所示那样将PC寄存器37增加I来设为0002H。接着，控制电路31将保存在PC寄存器37中的地址(0002H号地址)输出到地址锁存器36。由此，经由地址总线Ba对外部存储器2输出0002H号地址的地址。接着，控制电路31经由控制信号线LI输出读信号。外部存储器2当被输入读信号时，从数据总线Bd输出保存在从地址总线Ba输入的0002H号地址中的数据。0002H号地址中保存有操作数，因此经由数据总线Bd对CPU 3输出操作数。CPU 3内的控制电路31将从数据总线Bd输出的操作数所表示的地址的高位保存到第一 LATCHI寄存器34中。之后，控制电路31如图9所示那样将PC寄存器37增加I来设为0003H。接着，控制电路31将保存在第一 LATCHI寄存器34和第二 LATCHI寄存器35中的地址输出到地址锁存器36。由此，经由地址总线Ba对外部存储器2输出由两个操作数指定的地址。接着，控制电路31经由控制信号线LI输出读信号。外部存储器2当被输入读信号时，从数据总线Bd输出保存在从地址总线Ba输入的号地址中的数据。CPU 3内的控制电路31将从数据总线Bd输出的数据保存到A寄存器33a中，来结束一个指令的动作。之后，控制电路31将保存在PC寄存器37中的地址(0003H号地址)输出到地址锁存器36并将下一指令读入到IR寄存器32中解读并执行，重复这些操作。上述CPU 3不能直接读取保存在外部存储器2中的指令信息、操作数，需要将保存在外部存储器2中的指令信息、操作数暂时保存在能够直接读取的内部的寄存器32、33a 331、34、35中。因此，上述μ COMl内的CPU 3存在如下问题关于将从地址总线Ba的地址的输出、从控制信号线LI的读信号的输出、来自数据总线Bd的指令信息或者操作数暂时保存到寄存器32、33a 331、34、35中并读取的指令读出动作，在I字节指令下必须执行一次，在2字节指令下必须执行两次，在3字节指令下必须执行三次，指令的读出中需要大量时间。另外，上述CPU 3针对上述外部存储器2的数据的读出·写入，按如下方式执行。即，从外部存储器2的数据的读出是如上所述那样从地址总线Ba输出CPU 3想要读出的地址之后输出读信号。外部存储器2当输入读信号时，从数据总线Bd输出保存在从本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：北岸好一，福岛真妆美，
申请(专利权)人：北岸好一，福岛真妆美，
类型：
国别省市：
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