振铃抑制电路制造技术

一种由MOSFET（4，5，7）形成的线间切换元件设置在一对信号线（3P，3N）之间。当差分信号的电平从高变为低时，控制电路将FET（4，5，7）导通一固定时间段，从而通过当差分信号的电平转换时降低信号线（3P，3N）之间的阻抗，并且通过使得差分信号波形的失真的能量被FET（4，5，7）的导通电阻吸收，来抑制振铃。

【技术实现步骤摘要】
振铃抑制电路
本公开涉及一种振铃（ringing）抑制电路，所述振铃抑制电路连接到通过一对高电势侧信号线和低电势侧信号线传输差分信号的传输线并且抑制随着信号的传输所生成的振铃。
技术介绍
在经由传输线传输数字信号的情况下，由于信号电平变化时信号能量的一部分被反射，从而在接收侧产生波形中的失真（例如过冲和下冲），即振铃。例如在如下专利文件中提出各种建议，以抑制波形失真。[专利文件1]JP2001-127805A（US6,326,803B1）[专利文件2]JP2010-103944A例如，在专利文件1中，在传输路径的端子电路中信号的电压电平在高和低之间转换的情况下，在被延迟电路赋予的延迟时间期间端子的阻抗暂时减小。此外，辅助切换电路被并联连接到现有技术中使用的端子切换电路。四个MOSFET串联连接到电源Vcc和接地之间的辅助切换电路，并且通过传输到端子的信号和串联的三个逆变器延迟且逆变的信号来执行其切换控制。然而，利用这种配置，当端子暂时连接到电源Vcc或接地时，多个MOSFET的导通电阻暂时串联或串并联连接在两个部分之间。因此，不能充分减小端子的阻抗。尽管需要增大FET的尺寸以减小导通电阻，然而端子电路的尺寸不可避免会增大。此外，在专利文件2中，开关连接在传输差分信号的高电势信号线和低电势信号线之间。当波形失真检测单元检测到线之间的电压的相对大小相反时，开关截止并且在线之间引起短路。如果在线之间引起短路并且线之间的阻抗变为零，则接收传输信号的节点附近的信号波形中的失真能够降低。然而，由于波形的失真部分的能量在短路电路的情况下没有被消耗，从而能量在短路电路点处反射并且达到已经传输信号的节点侧。这对其它节点是不利的。
技术实现思路
因此，本专利技术的目的在于提供一种仅消耗波形失真的能量以利用简化配置可靠地抑制振铃的振铃抑制电路。提供一种振铃抑制电路，用于抑制通过传输线传输差分信号中生成的振铃，所述传输线由一对高电势侧信号线和低电势侧信号线形成。所述振铃抑制电路包括电压驱动型线间（inter-line）切换装置，其连接在该对信号线之间；以及控制部，用于当检测到差分信号的电平中发生变化时，将所述线间切换元件同时导通一固定时间段。所述线间切换装置可以为串联连接的一组第一和第二线间切换元件或单个线间切换元件。附图说明从下面参考附图给出的说明中，上述和其它目的、特征以及优点将变得更显而易见。在附图中：图1为根据第一实施例的振铃抑制电路的电路图；图2为示出如图1所示的振铃抑制电路的操作的时序图；图3为根据第二实施例的振铃抑制电路的电路图；图4为根据第三实施例的振铃抑制电路的电路图；图5为根据第四实施例的振铃抑制电路的电路图；图6为根据第五实施例的振铃抑制电路的电路图；图7A到图7C为电路图和图7A的电路的操作的模拟结果的时序图；图8A到图8C为电路图和图8A的电路的操作的模拟结果的时序图；图9A到图9C为电路图和图9A的电路的操作的模拟结果的时序图；图10A和图10B为根据第六实施例的电路图和电路10A的操作的模拟结果的时序图；图11为根据第七实施例的振铃抑制电路的电路图；图12为示出图11所示的振铃抑制电路的时序图；图13为根据第八实施例的振铃抑制电路的电路图；图14为示出图13所示的振铃抑制电路的时序图；图15为根据第九实施例的振铃抑制电路的电路图；图16为根据第十实施例的振铃抑制电路的电路图；图17A到图17C为电路图和图17A的电路的操作的模拟结果的时序图；图18为根据第十一实施例的振铃抑制电路的电路图；图19A和图19B为示出在接地偏移为0V的情况下图17A的电路的操作的模拟结果的时序图；图20A和图20B为示出在接地偏移为-7.5V的情况下图17A的电路的操作的模拟结果的时序图；图21A和图21B为示出在接地偏移为+9.5V的情况下图17A的电路的操作的模拟结果的时序图；图22为根据第十二实施例的振铃抑制电路的电路图；图23A和图23B为示出在接地偏移为0V的情况下图17A的电路的模拟结果的时序图；图24A和图24B为示出在接地偏移为-7.5V的情况下图17A的电路的模拟结果的时序图；图25A和图25B为示出在接地偏移为+9.5V的情况下图17A的电路的模拟结果的时序图；图26为根据第十三实施例的振铃抑制电路的电路图；图27为示出图26的电路的操作的模拟结果的时序图；图28为根据第十四实施例的振铃抑制电路的电路图；图29为示出图28所示的电路的操作的模拟结果的时序图；图30为示意性示出通信节点的方框图；图31为示出根据第十五实施例的振铃抑制电路的电路图；图32为示出图31所示的电路的操作的时序图；以及图33为根据第十六实施例的振铃抑制电路的电路图。具体实施方式将参考附图中示出的各实施例详细描述振铃抑制电路。（第一实施例）参考示出第一实施例的图1，振铃抑制电路1并联连接在传输线3上，传输线3包括发送电路（或接收器电路）2、以及高电势侧信号线3P和低电势侧信号线3N。振铃抑制电路1包括利用公共漏极（非参考侧导电端子）串联连接在传输线3上的P-沟道金属氧化物半导体场效应晶体管（MOSFET）4和N-沟道MOSFET5（第一和第二线间切换元件）。此外，电容器6和电阻器7的串联电路连接在传输电路3上，并且电容器6和电阻器7的每一个的公共连接点连接到FET4的栅极。串联电路配置了延迟电路8。N-沟道MOSFET9（逆变电路、控制切换元件）的源极（电势参考侧导电端子）连接到信号线3N，漏极经由电阻器10上拉到高电平（电源电平），并且栅极连接到信号线3P。在这里，延迟电路8、FET9以及电阻10器配置了控制电路（控制部）11。接下列，将参考图2来描述第一实施例的操作。由于利用了作为板载LAN的CAN（控制器局域网络），从而例如传输线3传输高电平和低电平的二元信号（脉冲信号）作为传输线3的差分信号。例如，在电源电压为5V的情况下，信号线3P（CAN-H）和信号线3N（CAN-L）两者被设定为在非驱动状态下为中间电势的2.5V，差分电压为0V，从而差分信号处于低电平（隐性（recessive））。此外，如果传输电路2驱动传输线3，例如信号线3P被驱动至等于或大于3.5V，例如信号线3N被驱动至等于或小于1.5V，例如差分电压变为等于或大于2V，并且差分信号变为高电平（显性（dominant））。此外，尽管没有示出，然而信号线3P和信号线3N两者的一端通过具有120Ω的电阻器端接。因此，当差分信号电平从高变为低时，由于传输线3变为非驱动状态并且传输线3的阻抗变高，从而在差分信号波形上生成振铃。在图2中，（a）示出差分信号电平从高变为低，（b）示出FET（PMOS）4的栅极-源极电压Vgs，以及（c）示出FET9和FET5的栅极-源极电压Vg。在差分信号电平为高的情况下，FET9导通，FET5截止。此外，如图（b）所示，由于FET4的源极参考的栅极电势（负电势）Vg具有足够的电容6的充电电压，从而FET4导通。（a）中的差分信号电平变化与高侧信号线3P处的电势VH和低侧信号线3L处的电势VL之间的差分电压VH-VL对应。如果差分信号电平如（a）所示从高变为低，从而如（c）所示FET9截止并且FET5导通。信号线3P和信号线3本文档来自技高网...

【技术保护点】
一种振铃抑制电路，用于抑制在通过传输线（3）传输差分信号中生成的振铃，所述传输线（3）由一对高电势侧信号线（3P）和低电势侧信号线（3N）形成，所述振铃抑制电路包括：电压驱动型第一和第二线间切换元件（4，5），其串联连接在该对信号线之间；以及控制部（11，14，22，22a），用于当检测到所述差分信号的电平发生变化时，将所述第一和第二线间切换元件同时导通一固定时间段。

【技术特征摘要】
2011.05.16 JP 109327/2011;2011.05.16 JP 109326/201.一种振铃抑制电路，用于抑制在通过传输线(3)传输差分信号中生成的振铃，所述传输线(3)由一对高电势侧信号线(3P)和低电势侧信号线(3N)形成，所述振铃抑制电路包括：电压驱动型第一和第二线间切换元件(4，5)，其串联连接在该对信号线之间；以及控制部(11，14，22，22a)，用于当检测到所述差分信号的电平发生变化时，将所述第一和第二线间切换元件同时导通一固定时间段，其中所述控制部连接到所述传输线以及所述第一和第二线间切换元件的控制端子，并且响应于检测到所述差分信号的电平变化，所述控制部通过使所述第一和第二线间切换元件导通来降低所述高电势侧信号线和所述低电势侧信号线之间的阻抗，其中所述切换元件(4，5)是MOSFET，其具有导通电阻，当所述切换元件导通时，所述信号线(3P，3N)经由所述切换元件的导通电阻来连接以降低所述阻抗，其中所述控制部(11，14，22，22a)包括：逆变电路(9，13，21，21a)，用于逆变所述差分信号的电平；以及延迟电路(8，8a，17)，用于持续所述固定时间段来延迟所述差分信号的所述变化，所述第一和第二线间切换元件中的一个通过所述逆变电路接通，并且所述第一和第二线间切换元件中的另一个通过所述延迟电路关断，其中：所述逆变电路(9，13，21，21a)包括电压驱动型控制切换元件(9，13)，其具有连接到该对信号线之一的电势参考侧导电端子、如果所述差分信号具有高电平则以导电状态进行连接的控制端子、以及连接到所述第一和第二线间切换元件之一的所述控制端子的非参考侧导电端子。2.根据权利要求1所述的振铃抑制电路，其中：所述延迟电路(8，8a，17)包括连接到该对信号线的电阻器(7)和电容器(6)的串联电路，所述串联电路在所述电阻器和所述电容器的公共连接点处连接到所述第一和第二线间切换元件的另一个的所述控制端子。3.根据权利要求2所述的振铃抑制电路，其中：所述控制切换元件(9，13)为N-沟道MOSFET(9)，其具有连接到所述低电势侧信号线的源极、经由电阻器(10)被上拉并且连接到所述第一和第二线间切换元件的所述之一的所述控制端子的漏极、以及连接到所述高电势侧信号线的栅极。4.根据权利要求2所述的振铃抑制电路，其中：所述控制切换元件(9，13)为N-沟道MOSFET(9)，其具有连接到所述低电势侧信号线的源极、以及经由电阻器(10)被上拉并且连接到所述第一和第二线间切换元件的所述之一的所述控制端子的漏极；所述逆变电路(9，13，21，21a)包括连接在所述高电势侧信号线和所述低电势侧信号线之间的电阻器(18)和电容器(19)的串联电路(21，21a)，所述串联电路在所述电阻器和所述电容器之间的公共连接点处连接到所述N-沟道MOSFET的栅极。5.根据权利要求4所述的振铃抑制电路，其中：所述逆变电路(9，13，21，21a)还包括二极管(20)，所述二极管(20)并联连接到所述电阻器并且在所述低电势侧信号线的一侧上具有阳极。6.根据权利要求2所述的振铃抑制电路，其中：所述控制切换元件(9，13)为P-沟道MOSFET(13)，其具有连接到所述高电势侧信号线的源极、经由电阻器(10)被下拉并且连接到所述第一和第二线间切换元件中的所述另一个的所述控制端子的漏极、以及连接到所述低电势侧信号线的栅极。7.根据权利要求2所述的振铃抑制电路，其中：所述控制切换元件(9，13)为P-沟道MOSFET(13)，其具有连接到所述高电势侧信号线的源极，以及经由电阻器(10)被下拉并且连接到所述第一和第二线间切换元件中的所述另一个的所述控制端子的漏极；所述逆变电路(9，13，21，21a)包括连接在所述高电势侧信号线和所述低电势侧信号线之间的电阻器(18)和电容器(19)的串联电路(21a)，所述串联电路在所述电阻器和所述电容器的公共连接点处连接到所述P-沟道MOSFET的栅极。8.根据权利要求7所述的振铃抑制电路，其中：所述逆变电路(9，13，21，21a)包括二极管(20)，所述二极管(20)并联连接到所述电阻器并且在所述低电势侧信号线的一侧上具有阳极。9.根据权利要求2到8中任一权利要求所述的振铃抑制电路，其中：所述第一和第二线间切换元件(4，5)由不同导电类型切换元件形成；所述第一和第二线间切换元件(4，5)设置在所述第一和第二线间切换元件构成的两组串联电路的每一组中，并且在该对信号线之间彼此并联连接，所述两组形成第一串联电路和第二串联电路；所述控制部(11，14，22，22a)设置在所述第一串联电路和所述第二串联电路的每一个中，作为用于分别控制所述第一串联电路和所述第二串联电路的第一控制部和第二控制部；所述控制切换元件(9，13)设置在所述第一控制部和所述第二控制部的每一个中作为第一控制切换元件和第二控制切换元件，所述第一控制切换元件和所述第二控制切换元件由不同导电类型元件形成并且所述控制端子和所述电势参考侧导电端子与彼此相对的该对信号线具有相应连接关系；所述第一和第二控制切换元件的所述非参考侧导电端子经由所述电阻器分别上拉或下拉，并且连接到所述第一串联电路和所述第二串联电路的相同导电类型线间切换元件的所述控制端子；设置在所述第一控制部和所述第二控制部的每一个的所述延迟电路中的所述电阻器(7)连接到与所述第一控制切换元件和所述第二控制切换元件的参考电势侧导电端子公共的所述信号线；以及所述第一和第二线间切换元件(4，5)分别包括P-沟道MOSFET(4)和N-沟道MOSFET(5)，所述P-沟道MOSFET和所述N-沟道MOSFET具有彼此公共连接的漏极以及分别连接到所述高电势侧信号线和所述低电势侧信号线的源极。10.一种振铃抑制电路，用于抑制在通过传输线(3)传输差分信号中生成的振铃，所述传输线(3)由一对高电势侧信号线(3P)和低电势侧信号线(3N)形成，所述振铃抑制电路包括：单个电压驱动型线间切换元件(107)，连接在该对信号线之间；以及控制部(114，117，123)，用于当检测到所述差分信号的电平中发生变化时，将所述线间切换元件导通一固定时间段，其中所述控制部连接到所述传输线以及所述线间切换元件的控制端子，并且响应于检测到所述差分信号的电平变化，所述控制部通过使所述单个电压驱动型线间切换元件导通来降低所述高电势侧信号线和所述低电势侧信号线之间的阻抗，其中所述切换元件(107)是MOSFET，其具有导通电阻，当所述切换元件导通时，所述信号线(3P，3N)经由所述切换元件的导通电阻来连接以降低所述阻抗，其中所述控制部(114，117，123)包括：逆变电路(106)，用于逆变并且输出所述差分信号的所述电平；以及延迟电路(113，116，122)，在延迟所述固定时间段之后输出所述差分信号的所述电平，所述逆变电路(106)和所述延迟电路(113，116，122)被配...

【专利技术属性】
技术研发人员：森宽之，小畑洋幸，北川昌宏，岸上友久，小池智礼，前田登，铃木洋一朗，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：